/***************************************************************************
 *     Copyright (c) 1999-2011, Broadcom Corporation
 *
 * This program is free software; you can redistribute it and/or modify
 * it under the terms of the GNU General Public License version 2 as
 * published by the Free Software Foundation.
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 * along with this program; if not, write to the Free Software
 * Foundation, Inc., 59 Temple Place - Suite 330, Boston, MA 02111-1307, USA.
 *
 * Module Description:
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 * This module was generated magically with RDB from a source description
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 *
 *
 * Date:           Generated on         Mon Apr 11 12:18:16 2011
 *                 MD5 Checksum         8cf142ad25caa9f873c54e8bb2bb1755
 *
 * Compiled with:  RDB Utility          combo_header.pl
 *                 RDB Parser           3.0
 *                 unknown              unknown
 *                 Perl Interpreter     5.008008
 *                 Operating System     linux
 *
 * Revision History:
 *
 * $brcm_Log: /magnum/basemodules/chp/7425/rdb/b0/bchp_pcie_intr2.h $
 * 
 * Hydra_Software_Devel/2   4/12/11 4:21p vanessah
 * SW7425-112: Update rdb files for 7425 B0.
 *
 ***************************************************************************/

#ifndef BCHP_PCIE_INTR2_H__
#define BCHP_PCIE_INTR2_H__

/***************************************************************************
 *PCIE_INTR2 - PCI-E L2 Interrupt Controller Registers
 ***************************************************************************/
#define BCHP_PCIE_INTR2_CPU_STATUS               0x00414300 /* CPU interrupt Status Register */
#define BCHP_PCIE_INTR2_CPU_SET                  0x00414304 /* CPU interrupt Set Register */
#define BCHP_PCIE_INTR2_CPU_CLEAR                0x00414308 /* CPU interrupt Clear Register */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS          0x0041430c /* CPU interrupt Mask Status Register */
#define BCHP_PCIE_INTR2_CPU_MASK_SET             0x00414310 /* CPU interrupt Mask Set Register */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR           0x00414314 /* CPU interrupt Mask Clear Register */
#define BCHP_PCIE_INTR2_PCI_STATUS               0x00414318 /* PCI interrupt Status Register */
#define BCHP_PCIE_INTR2_PCI_SET                  0x0041431c /* PCI interrupt Set Register */
#define BCHP_PCIE_INTR2_PCI_CLEAR                0x00414320 /* PCI interrupt Clear Register */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS          0x00414324 /* PCI interrupt Mask Status Register */
#define BCHP_PCIE_INTR2_PCI_MASK_SET             0x00414328 /* PCI interrupt Mask Set Register */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR           0x0041432c /* PCI interrupt Mask Clear Register */

/***************************************************************************
 *CPU_STATUS - CPU interrupt Status Register
 ***************************************************************************/
/* PCIE_INTR2 :: CPU_STATUS :: MSI_INTR07 [31:31] */
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR07_MASK                 0x80000000
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR07_SHIFT                31
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR07_DEFAULT              0

/* PCIE_INTR2 :: CPU_STATUS :: MSI_INTR06 [30:30] */
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR06_MASK                 0x40000000
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR06_SHIFT                30
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR06_DEFAULT              0

/* PCIE_INTR2 :: CPU_STATUS :: MSI_INTR05 [29:29] */
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR05_MASK                 0x20000000
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR05_SHIFT                29
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR05_DEFAULT              0

/* PCIE_INTR2 :: CPU_STATUS :: MSI_INTR04 [28:28] */
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR04_MASK                 0x10000000
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR04_SHIFT                28
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR04_DEFAULT              0

/* PCIE_INTR2 :: CPU_STATUS :: MSI_INTR03 [27:27] */
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR03_MASK                 0x08000000
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR03_SHIFT                27
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR03_DEFAULT              0

/* PCIE_INTR2 :: CPU_STATUS :: MSI_INTR02 [26:26] */
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR02_MASK                 0x04000000
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR02_SHIFT                26
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR02_DEFAULT              0

/* PCIE_INTR2 :: CPU_STATUS :: MSI_INTR01 [25:25] */
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR01_MASK                 0x02000000
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR01_SHIFT                25
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR01_DEFAULT              0

/* PCIE_INTR2 :: CPU_STATUS :: MSI_INTR00 [24:24] */
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR00_MASK                 0x01000000
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR00_SHIFT                24
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR00_DEFAULT              0

/* PCIE_INTR2 :: CPU_STATUS :: UNASSIGNED_23 [23:23] */
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_23_MASK              0x00800000
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_23_SHIFT             23
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_23_DEFAULT           0

/* PCIE_INTR2 :: CPU_STATUS :: UNASSIGNED_22 [22:22] */
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_22_MASK              0x00400000
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_22_SHIFT             22
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_22_DEFAULT           0

/* PCIE_INTR2 :: CPU_STATUS :: UNASSIGNED_21 [21:21] */
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_21_MASK              0x00200000
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_21_SHIFT             21
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_21_DEFAULT           0

/* PCIE_INTR2 :: CPU_STATUS :: UNASSIGNED_20 [20:20] */
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_20_MASK              0x00100000
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_20_SHIFT             20
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_20_DEFAULT           0

/* PCIE_INTR2 :: CPU_STATUS :: MAILBOX_3 [19:19] */
#define BCHP_PCIE_INTR2_CPU_STATUS_MAILBOX_3_MASK                  0x00080000
#define BCHP_PCIE_INTR2_CPU_STATUS_MAILBOX_3_SHIFT                 19
#define BCHP_PCIE_INTR2_CPU_STATUS_MAILBOX_3_DEFAULT               0

/* PCIE_INTR2 :: CPU_STATUS :: MAILBOX_2 [18:18] */
#define BCHP_PCIE_INTR2_CPU_STATUS_MAILBOX_2_MASK                  0x00040000
#define BCHP_PCIE_INTR2_CPU_STATUS_MAILBOX_2_SHIFT                 18
#define BCHP_PCIE_INTR2_CPU_STATUS_MAILBOX_2_DEFAULT               0

/* PCIE_INTR2 :: CPU_STATUS :: MAILBOX_1 [17:17] */
#define BCHP_PCIE_INTR2_CPU_STATUS_MAILBOX_1_MASK                  0x00020000
#define BCHP_PCIE_INTR2_CPU_STATUS_MAILBOX_1_SHIFT                 17
#define BCHP_PCIE_INTR2_CPU_STATUS_MAILBOX_1_DEFAULT               0

/* PCIE_INTR2 :: CPU_STATUS :: MAILBOX_0 [16:16] */
#define BCHP_PCIE_INTR2_CPU_STATUS_MAILBOX_0_MASK                  0x00010000
#define BCHP_PCIE_INTR2_CPU_STATUS_MAILBOX_0_SHIFT                 16
#define BCHP_PCIE_INTR2_CPU_STATUS_MAILBOX_0_DEFAULT               0

/* PCIE_INTR2 :: CPU_STATUS :: PCIE_MSTR_FWD_ERR [15:15] */
#define BCHP_PCIE_INTR2_CPU_STATUS_PCIE_MSTR_FWD_ERR_MASK          0x00008000
#define BCHP_PCIE_INTR2_CPU_STATUS_PCIE_MSTR_FWD_ERR_SHIFT         15
#define BCHP_PCIE_INTR2_CPU_STATUS_PCIE_MSTR_FWD_ERR_DEFAULT       0

/* PCIE_INTR2 :: CPU_STATUS :: PCIE_MSTR_RETRY_TIMEOUT [14:14] */
#define BCHP_PCIE_INTR2_CPU_STATUS_PCIE_MSTR_RETRY_TIMEOUT_MASK    0x00004000
#define BCHP_PCIE_INTR2_CPU_STATUS_PCIE_MSTR_RETRY_TIMEOUT_SHIFT   14
#define BCHP_PCIE_INTR2_CPU_STATUS_PCIE_MSTR_RETRY_TIMEOUT_DEFAULT 0

/* PCIE_INTR2 :: CPU_STATUS :: PCIE_MSTR_CA_ATTN [13:13] */
#define BCHP_PCIE_INTR2_CPU_STATUS_PCIE_MSTR_CA_ATTN_MASK          0x00002000
#define BCHP_PCIE_INTR2_CPU_STATUS_PCIE_MSTR_CA_ATTN_SHIFT         13
#define BCHP_PCIE_INTR2_CPU_STATUS_PCIE_MSTR_CA_ATTN_DEFAULT       0

/* PCIE_INTR2 :: CPU_STATUS :: PCIE_MSTR_UR_ATTN [12:12] */
#define BCHP_PCIE_INTR2_CPU_STATUS_PCIE_MSTR_UR_ATTN_MASK          0x00001000
#define BCHP_PCIE_INTR2_CPU_STATUS_PCIE_MSTR_UR_ATTN_SHIFT         12
#define BCHP_PCIE_INTR2_CPU_STATUS_PCIE_MSTR_UR_ATTN_DEFAULT       0

/* PCIE_INTR2 :: CPU_STATUS :: UNASSIGNED_11 [11:11] */
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_11_MASK              0x00000800
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_11_SHIFT             11
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_11_DEFAULT           0

/* PCIE_INTR2 :: CPU_STATUS :: UNASSIGNED_10 [10:10] */
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_10_MASK              0x00000400
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_10_SHIFT             10
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_10_DEFAULT           0

/* PCIE_INTR2 :: CPU_STATUS :: PCIE_TGT_BAD_ACCESS [09:09] */
#define BCHP_PCIE_INTR2_CPU_STATUS_PCIE_TGT_BAD_ACCESS_MASK        0x00000200
#define BCHP_PCIE_INTR2_CPU_STATUS_PCIE_TGT_BAD_ACCESS_SHIFT       9
#define BCHP_PCIE_INTR2_CPU_STATUS_PCIE_TGT_BAD_ACCESS_DEFAULT     0

/* PCIE_INTR2 :: CPU_STATUS :: PCIE_TGT_BAD_ADDRESS [08:08] */
#define BCHP_PCIE_INTR2_CPU_STATUS_PCIE_TGT_BAD_ADDRESS_MASK       0x00000100
#define BCHP_PCIE_INTR2_CPU_STATUS_PCIE_TGT_BAD_ADDRESS_SHIFT      8
#define BCHP_PCIE_INTR2_CPU_STATUS_PCIE_TGT_BAD_ADDRESS_DEFAULT    0

/* PCIE_INTR2 :: CPU_STATUS :: L1_RX_DMA_ERR_INTR [07:07] */
#define BCHP_PCIE_INTR2_CPU_STATUS_L1_RX_DMA_ERR_INTR_MASK         0x00000080
#define BCHP_PCIE_INTR2_CPU_STATUS_L1_RX_DMA_ERR_INTR_SHIFT        7
#define BCHP_PCIE_INTR2_CPU_STATUS_L1_RX_DMA_ERR_INTR_DEFAULT      0

/* PCIE_INTR2 :: CPU_STATUS :: L1_RX_DMA_DONE_INTR [06:06] */
#define BCHP_PCIE_INTR2_CPU_STATUS_L1_RX_DMA_DONE_INTR_MASK        0x00000040
#define BCHP_PCIE_INTR2_CPU_STATUS_L1_RX_DMA_DONE_INTR_SHIFT       6
#define BCHP_PCIE_INTR2_CPU_STATUS_L1_RX_DMA_DONE_INTR_DEFAULT     0

/* PCIE_INTR2 :: CPU_STATUS :: L1_TX_DMA_ERR_INTR [05:05] */
#define BCHP_PCIE_INTR2_CPU_STATUS_L1_TX_DMA_ERR_INTR_MASK         0x00000020
#define BCHP_PCIE_INTR2_CPU_STATUS_L1_TX_DMA_ERR_INTR_SHIFT        5
#define BCHP_PCIE_INTR2_CPU_STATUS_L1_TX_DMA_ERR_INTR_DEFAULT      0

/* PCIE_INTR2 :: CPU_STATUS :: L1_TX_DMA_DONE_INTR [04:04] */
#define BCHP_PCIE_INTR2_CPU_STATUS_L1_TX_DMA_DONE_INTR_MASK        0x00000010
#define BCHP_PCIE_INTR2_CPU_STATUS_L1_TX_DMA_DONE_INTR_SHIFT       4
#define BCHP_PCIE_INTR2_CPU_STATUS_L1_TX_DMA_DONE_INTR_DEFAULT     0

/* PCIE_INTR2 :: CPU_STATUS :: L0_RX_DMA_ERR_INTR [03:03] */
#define BCHP_PCIE_INTR2_CPU_STATUS_L0_RX_DMA_ERR_INTR_MASK         0x00000008
#define BCHP_PCIE_INTR2_CPU_STATUS_L0_RX_DMA_ERR_INTR_SHIFT        3
#define BCHP_PCIE_INTR2_CPU_STATUS_L0_RX_DMA_ERR_INTR_DEFAULT      0

/* PCIE_INTR2 :: CPU_STATUS :: L0_RX_DMA_DONE_INTR [02:02] */
#define BCHP_PCIE_INTR2_CPU_STATUS_L0_RX_DMA_DONE_INTR_MASK        0x00000004
#define BCHP_PCIE_INTR2_CPU_STATUS_L0_RX_DMA_DONE_INTR_SHIFT       2
#define BCHP_PCIE_INTR2_CPU_STATUS_L0_RX_DMA_DONE_INTR_DEFAULT     0

/* PCIE_INTR2 :: CPU_STATUS :: L0_TX_DMA_ERR_INTR [01:01] */
#define BCHP_PCIE_INTR2_CPU_STATUS_L0_TX_DMA_ERR_INTR_MASK         0x00000002
#define BCHP_PCIE_INTR2_CPU_STATUS_L0_TX_DMA_ERR_INTR_SHIFT        1
#define BCHP_PCIE_INTR2_CPU_STATUS_L0_TX_DMA_ERR_INTR_DEFAULT      0

/* PCIE_INTR2 :: CPU_STATUS :: L0_TX_DMA_DONE_INTR [00:00] */
#define BCHP_PCIE_INTR2_CPU_STATUS_L0_TX_DMA_DONE_INTR_MASK        0x00000001
#define BCHP_PCIE_INTR2_CPU_STATUS_L0_TX_DMA_DONE_INTR_SHIFT       0
#define BCHP_PCIE_INTR2_CPU_STATUS_L0_TX_DMA_DONE_INTR_DEFAULT     0

/***************************************************************************
 *CPU_SET - CPU interrupt Set Register
 ***************************************************************************/
/* PCIE_INTR2 :: CPU_SET :: MSI_INTR07 [31:31] */
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR07_MASK                    0x80000000
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR07_SHIFT                   31
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR07_DEFAULT                 0

/* PCIE_INTR2 :: CPU_SET :: MSI_INTR06 [30:30] */
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR06_MASK                    0x40000000
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR06_SHIFT                   30
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR06_DEFAULT                 0

/* PCIE_INTR2 :: CPU_SET :: MSI_INTR05 [29:29] */
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR05_MASK                    0x20000000
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR05_SHIFT                   29
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR05_DEFAULT                 0

/* PCIE_INTR2 :: CPU_SET :: MSI_INTR04 [28:28] */
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR04_MASK                    0x10000000
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR04_SHIFT                   28
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR04_DEFAULT                 0

/* PCIE_INTR2 :: CPU_SET :: MSI_INTR03 [27:27] */
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR03_MASK                    0x08000000
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR03_SHIFT                   27
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR03_DEFAULT                 0

/* PCIE_INTR2 :: CPU_SET :: MSI_INTR02 [26:26] */
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR02_MASK                    0x04000000
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR02_SHIFT                   26
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR02_DEFAULT                 0

/* PCIE_INTR2 :: CPU_SET :: MSI_INTR01 [25:25] */
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR01_MASK                    0x02000000
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR01_SHIFT                   25
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR01_DEFAULT                 0

/* PCIE_INTR2 :: CPU_SET :: MSI_INTR00 [24:24] */
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR00_MASK                    0x01000000
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR00_SHIFT                   24
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR00_DEFAULT                 0

/* PCIE_INTR2 :: CPU_SET :: UNASSIGNED_23 [23:23] */
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_23_MASK                 0x00800000
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_23_SHIFT                23
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_23_DEFAULT              0

/* PCIE_INTR2 :: CPU_SET :: UNASSIGNED_22 [22:22] */
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_22_MASK                 0x00400000
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_22_SHIFT                22
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_22_DEFAULT              0

/* PCIE_INTR2 :: CPU_SET :: UNASSIGNED_21 [21:21] */
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_21_MASK                 0x00200000
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_21_SHIFT                21
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_21_DEFAULT              0

/* PCIE_INTR2 :: CPU_SET :: UNASSIGNED_20 [20:20] */
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_20_MASK                 0x00100000
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_20_SHIFT                20
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_20_DEFAULT              0

/* PCIE_INTR2 :: CPU_SET :: MAILBOX_3 [19:19] */
#define BCHP_PCIE_INTR2_CPU_SET_MAILBOX_3_MASK                     0x00080000
#define BCHP_PCIE_INTR2_CPU_SET_MAILBOX_3_SHIFT                    19
#define BCHP_PCIE_INTR2_CPU_SET_MAILBOX_3_DEFAULT                  0

/* PCIE_INTR2 :: CPU_SET :: MAILBOX_2 [18:18] */
#define BCHP_PCIE_INTR2_CPU_SET_MAILBOX_2_MASK                     0x00040000
#define BCHP_PCIE_INTR2_CPU_SET_MAILBOX_2_SHIFT                    18
#define BCHP_PCIE_INTR2_CPU_SET_MAILBOX_2_DEFAULT                  0

/* PCIE_INTR2 :: CPU_SET :: MAILBOX_1 [17:17] */
#define BCHP_PCIE_INTR2_CPU_SET_MAILBOX_1_MASK                     0x00020000
#define BCHP_PCIE_INTR2_CPU_SET_MAILBOX_1_SHIFT                    17
#define BCHP_PCIE_INTR2_CPU_SET_MAILBOX_1_DEFAULT                  0

/* PCIE_INTR2 :: CPU_SET :: MAILBOX_0 [16:16] */
#define BCHP_PCIE_INTR2_CPU_SET_MAILBOX_0_MASK                     0x00010000
#define BCHP_PCIE_INTR2_CPU_SET_MAILBOX_0_SHIFT                    16
#define BCHP_PCIE_INTR2_CPU_SET_MAILBOX_0_DEFAULT                  0

/* PCIE_INTR2 :: CPU_SET :: PCIE_MSTR_FWD_ERR [15:15] */
#define BCHP_PCIE_INTR2_CPU_SET_PCIE_MSTR_FWD_ERR_MASK             0x00008000
#define BCHP_PCIE_INTR2_CPU_SET_PCIE_MSTR_FWD_ERR_SHIFT            15
#define BCHP_PCIE_INTR2_CPU_SET_PCIE_MSTR_FWD_ERR_DEFAULT          0

/* PCIE_INTR2 :: CPU_SET :: PCIE_MSTR_RETRY_TIMEOUT [14:14] */
#define BCHP_PCIE_INTR2_CPU_SET_PCIE_MSTR_RETRY_TIMEOUT_MASK       0x00004000
#define BCHP_PCIE_INTR2_CPU_SET_PCIE_MSTR_RETRY_TIMEOUT_SHIFT      14
#define BCHP_PCIE_INTR2_CPU_SET_PCIE_MSTR_RETRY_TIMEOUT_DEFAULT    0

/* PCIE_INTR2 :: CPU_SET :: PCIE_MSTR_CA_ATTN [13:13] */
#define BCHP_PCIE_INTR2_CPU_SET_PCIE_MSTR_CA_ATTN_MASK             0x00002000
#define BCHP_PCIE_INTR2_CPU_SET_PCIE_MSTR_CA_ATTN_SHIFT            13
#define BCHP_PCIE_INTR2_CPU_SET_PCIE_MSTR_CA_ATTN_DEFAULT          0

/* PCIE_INTR2 :: CPU_SET :: PCIE_MSTR_UR_ATTN [12:12] */
#define BCHP_PCIE_INTR2_CPU_SET_PCIE_MSTR_UR_ATTN_MASK             0x00001000
#define BCHP_PCIE_INTR2_CPU_SET_PCIE_MSTR_UR_ATTN_SHIFT            12
#define BCHP_PCIE_INTR2_CPU_SET_PCIE_MSTR_UR_ATTN_DEFAULT          0

/* PCIE_INTR2 :: CPU_SET :: UNASSIGNED_11 [11:11] */
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_11_MASK                 0x00000800
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_11_SHIFT                11
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_11_DEFAULT              0

/* PCIE_INTR2 :: CPU_SET :: UNASSIGNED_10 [10:10] */
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_10_MASK                 0x00000400
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_10_SHIFT                10
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_10_DEFAULT              0

/* PCIE_INTR2 :: CPU_SET :: PCIE_TGT_BAD_ACCESS [09:09] */
#define BCHP_PCIE_INTR2_CPU_SET_PCIE_TGT_BAD_ACCESS_MASK           0x00000200
#define BCHP_PCIE_INTR2_CPU_SET_PCIE_TGT_BAD_ACCESS_SHIFT          9
#define BCHP_PCIE_INTR2_CPU_SET_PCIE_TGT_BAD_ACCESS_DEFAULT        0

/* PCIE_INTR2 :: CPU_SET :: PCIE_TGT_BAD_ADDRESS [08:08] */
#define BCHP_PCIE_INTR2_CPU_SET_PCIE_TGT_BAD_ADDRESS_MASK          0x00000100
#define BCHP_PCIE_INTR2_CPU_SET_PCIE_TGT_BAD_ADDRESS_SHIFT         8
#define BCHP_PCIE_INTR2_CPU_SET_PCIE_TGT_BAD_ADDRESS_DEFAULT       0

/* PCIE_INTR2 :: CPU_SET :: L1_RX_DMA_ERR_INTR [07:07] */
#define BCHP_PCIE_INTR2_CPU_SET_L1_RX_DMA_ERR_INTR_MASK            0x00000080
#define BCHP_PCIE_INTR2_CPU_SET_L1_RX_DMA_ERR_INTR_SHIFT           7
#define BCHP_PCIE_INTR2_CPU_SET_L1_RX_DMA_ERR_INTR_DEFAULT         0

/* PCIE_INTR2 :: CPU_SET :: L1_RX_DMA_DONE_INTR [06:06] */
#define BCHP_PCIE_INTR2_CPU_SET_L1_RX_DMA_DONE_INTR_MASK           0x00000040
#define BCHP_PCIE_INTR2_CPU_SET_L1_RX_DMA_DONE_INTR_SHIFT          6
#define BCHP_PCIE_INTR2_CPU_SET_L1_RX_DMA_DONE_INTR_DEFAULT        0

/* PCIE_INTR2 :: CPU_SET :: L1_TX_DMA_ERR_INTR [05:05] */
#define BCHP_PCIE_INTR2_CPU_SET_L1_TX_DMA_ERR_INTR_MASK            0x00000020
#define BCHP_PCIE_INTR2_CPU_SET_L1_TX_DMA_ERR_INTR_SHIFT           5
#define BCHP_PCIE_INTR2_CPU_SET_L1_TX_DMA_ERR_INTR_DEFAULT         0

/* PCIE_INTR2 :: CPU_SET :: L1_TX_DMA_DONE_INTR [04:04] */
#define BCHP_PCIE_INTR2_CPU_SET_L1_TX_DMA_DONE_INTR_MASK           0x00000010
#define BCHP_PCIE_INTR2_CPU_SET_L1_TX_DMA_DONE_INTR_SHIFT          4
#define BCHP_PCIE_INTR2_CPU_SET_L1_TX_DMA_DONE_INTR_DEFAULT        0

/* PCIE_INTR2 :: CPU_SET :: L0_RX_DMA_ERR_INTR [03:03] */
#define BCHP_PCIE_INTR2_CPU_SET_L0_RX_DMA_ERR_INTR_MASK            0x00000008
#define BCHP_PCIE_INTR2_CPU_SET_L0_RX_DMA_ERR_INTR_SHIFT           3
#define BCHP_PCIE_INTR2_CPU_SET_L0_RX_DMA_ERR_INTR_DEFAULT         0

/* PCIE_INTR2 :: CPU_SET :: L0_RX_DMA_DONE_INTR [02:02] */
#define BCHP_PCIE_INTR2_CPU_SET_L0_RX_DMA_DONE_INTR_MASK           0x00000004
#define BCHP_PCIE_INTR2_CPU_SET_L0_RX_DMA_DONE_INTR_SHIFT          2
#define BCHP_PCIE_INTR2_CPU_SET_L0_RX_DMA_DONE_INTR_DEFAULT        0

/* PCIE_INTR2 :: CPU_SET :: L0_TX_DMA_ERR_INTR [01:01] */
#define BCHP_PCIE_INTR2_CPU_SET_L0_TX_DMA_ERR_INTR_MASK            0x00000002
#define BCHP_PCIE_INTR2_CPU_SET_L0_TX_DMA_ERR_INTR_SHIFT           1
#define BCHP_PCIE_INTR2_CPU_SET_L0_TX_DMA_ERR_INTR_DEFAULT         0

/* PCIE_INTR2 :: CPU_SET :: L0_TX_DMA_DONE_INTR [00:00] */
#define BCHP_PCIE_INTR2_CPU_SET_L0_TX_DMA_DONE_INTR_MASK           0x00000001
#define BCHP_PCIE_INTR2_CPU_SET_L0_TX_DMA_DONE_INTR_SHIFT          0
#define BCHP_PCIE_INTR2_CPU_SET_L0_TX_DMA_DONE_INTR_DEFAULT        0

/***************************************************************************
 *CPU_CLEAR - CPU interrupt Clear Register
 ***************************************************************************/
/* PCIE_INTR2 :: CPU_CLEAR :: MSI_INTR07 [31:31] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR07_MASK                  0x80000000
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR07_SHIFT                 31
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR07_DEFAULT               0

/* PCIE_INTR2 :: CPU_CLEAR :: MSI_INTR06 [30:30] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR06_MASK                  0x40000000
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR06_SHIFT                 30
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR06_DEFAULT               0

/* PCIE_INTR2 :: CPU_CLEAR :: MSI_INTR05 [29:29] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR05_MASK                  0x20000000
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR05_SHIFT                 29
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR05_DEFAULT               0

/* PCIE_INTR2 :: CPU_CLEAR :: MSI_INTR04 [28:28] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR04_MASK                  0x10000000
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR04_SHIFT                 28
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR04_DEFAULT               0

/* PCIE_INTR2 :: CPU_CLEAR :: MSI_INTR03 [27:27] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR03_MASK                  0x08000000
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR03_SHIFT                 27
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR03_DEFAULT               0

/* PCIE_INTR2 :: CPU_CLEAR :: MSI_INTR02 [26:26] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR02_MASK                  0x04000000
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR02_SHIFT                 26
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR02_DEFAULT               0

/* PCIE_INTR2 :: CPU_CLEAR :: MSI_INTR01 [25:25] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR01_MASK                  0x02000000
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR01_SHIFT                 25
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR01_DEFAULT               0

/* PCIE_INTR2 :: CPU_CLEAR :: MSI_INTR00 [24:24] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR00_MASK                  0x01000000
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR00_SHIFT                 24
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR00_DEFAULT               0

/* PCIE_INTR2 :: CPU_CLEAR :: UNASSIGNED_23 [23:23] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_23_MASK               0x00800000
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_23_SHIFT              23
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_23_DEFAULT            0

/* PCIE_INTR2 :: CPU_CLEAR :: UNASSIGNED_22 [22:22] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_22_MASK               0x00400000
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_22_SHIFT              22
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_22_DEFAULT            0

/* PCIE_INTR2 :: CPU_CLEAR :: UNASSIGNED_21 [21:21] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_21_MASK               0x00200000
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_21_SHIFT              21
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_21_DEFAULT            0

/* PCIE_INTR2 :: CPU_CLEAR :: UNASSIGNED_20 [20:20] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_20_MASK               0x00100000
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_20_SHIFT              20
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_20_DEFAULT            0

/* PCIE_INTR2 :: CPU_CLEAR :: MAILBOX_3 [19:19] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_MAILBOX_3_MASK                   0x00080000
#define BCHP_PCIE_INTR2_CPU_CLEAR_MAILBOX_3_SHIFT                  19
#define BCHP_PCIE_INTR2_CPU_CLEAR_MAILBOX_3_DEFAULT                0

/* PCIE_INTR2 :: CPU_CLEAR :: MAILBOX_2 [18:18] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_MAILBOX_2_MASK                   0x00040000
#define BCHP_PCIE_INTR2_CPU_CLEAR_MAILBOX_2_SHIFT                  18
#define BCHP_PCIE_INTR2_CPU_CLEAR_MAILBOX_2_DEFAULT                0

/* PCIE_INTR2 :: CPU_CLEAR :: MAILBOX_1 [17:17] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_MAILBOX_1_MASK                   0x00020000
#define BCHP_PCIE_INTR2_CPU_CLEAR_MAILBOX_1_SHIFT                  17
#define BCHP_PCIE_INTR2_CPU_CLEAR_MAILBOX_1_DEFAULT                0

/* PCIE_INTR2 :: CPU_CLEAR :: MAILBOX_0 [16:16] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_MAILBOX_0_MASK                   0x00010000
#define BCHP_PCIE_INTR2_CPU_CLEAR_MAILBOX_0_SHIFT                  16
#define BCHP_PCIE_INTR2_CPU_CLEAR_MAILBOX_0_DEFAULT                0

/* PCIE_INTR2 :: CPU_CLEAR :: PCIE_MSTR_FWD_ERR [15:15] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_PCIE_MSTR_FWD_ERR_MASK           0x00008000
#define BCHP_PCIE_INTR2_CPU_CLEAR_PCIE_MSTR_FWD_ERR_SHIFT          15
#define BCHP_PCIE_INTR2_CPU_CLEAR_PCIE_MSTR_FWD_ERR_DEFAULT        0

/* PCIE_INTR2 :: CPU_CLEAR :: PCIE_MSTR_RETRY_TIMEOUT [14:14] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_PCIE_MSTR_RETRY_TIMEOUT_MASK     0x00004000
#define BCHP_PCIE_INTR2_CPU_CLEAR_PCIE_MSTR_RETRY_TIMEOUT_SHIFT    14
#define BCHP_PCIE_INTR2_CPU_CLEAR_PCIE_MSTR_RETRY_TIMEOUT_DEFAULT  0

/* PCIE_INTR2 :: CPU_CLEAR :: PCIE_MSTR_CA_ATTN [13:13] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_PCIE_MSTR_CA_ATTN_MASK           0x00002000
#define BCHP_PCIE_INTR2_CPU_CLEAR_PCIE_MSTR_CA_ATTN_SHIFT          13
#define BCHP_PCIE_INTR2_CPU_CLEAR_PCIE_MSTR_CA_ATTN_DEFAULT        0

/* PCIE_INTR2 :: CPU_CLEAR :: PCIE_MSTR_UR_ATTN [12:12] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_PCIE_MSTR_UR_ATTN_MASK           0x00001000
#define BCHP_PCIE_INTR2_CPU_CLEAR_PCIE_MSTR_UR_ATTN_SHIFT          12
#define BCHP_PCIE_INTR2_CPU_CLEAR_PCIE_MSTR_UR_ATTN_DEFAULT        0

/* PCIE_INTR2 :: CPU_CLEAR :: UNASSIGNED_11 [11:11] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_11_MASK               0x00000800
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_11_SHIFT              11
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_11_DEFAULT            0

/* PCIE_INTR2 :: CPU_CLEAR :: UNASSIGNED_10 [10:10] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_10_MASK               0x00000400
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_10_SHIFT              10
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_10_DEFAULT            0

/* PCIE_INTR2 :: CPU_CLEAR :: PCIE_TGT_BAD_ACCESS [09:09] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_PCIE_TGT_BAD_ACCESS_MASK         0x00000200
#define BCHP_PCIE_INTR2_CPU_CLEAR_PCIE_TGT_BAD_ACCESS_SHIFT        9
#define BCHP_PCIE_INTR2_CPU_CLEAR_PCIE_TGT_BAD_ACCESS_DEFAULT      0

/* PCIE_INTR2 :: CPU_CLEAR :: PCIE_TGT_BAD_ADDRESS [08:08] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_PCIE_TGT_BAD_ADDRESS_MASK        0x00000100
#define BCHP_PCIE_INTR2_CPU_CLEAR_PCIE_TGT_BAD_ADDRESS_SHIFT       8
#define BCHP_PCIE_INTR2_CPU_CLEAR_PCIE_TGT_BAD_ADDRESS_DEFAULT     0

/* PCIE_INTR2 :: CPU_CLEAR :: L1_RX_DMA_ERR_INTR [07:07] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_L1_RX_DMA_ERR_INTR_MASK          0x00000080
#define BCHP_PCIE_INTR2_CPU_CLEAR_L1_RX_DMA_ERR_INTR_SHIFT         7
#define BCHP_PCIE_INTR2_CPU_CLEAR_L1_RX_DMA_ERR_INTR_DEFAULT       0

/* PCIE_INTR2 :: CPU_CLEAR :: L1_RX_DMA_DONE_INTR [06:06] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_L1_RX_DMA_DONE_INTR_MASK         0x00000040
#define BCHP_PCIE_INTR2_CPU_CLEAR_L1_RX_DMA_DONE_INTR_SHIFT        6
#define BCHP_PCIE_INTR2_CPU_CLEAR_L1_RX_DMA_DONE_INTR_DEFAULT      0

/* PCIE_INTR2 :: CPU_CLEAR :: L1_TX_DMA_ERR_INTR [05:05] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_L1_TX_DMA_ERR_INTR_MASK          0x00000020
#define BCHP_PCIE_INTR2_CPU_CLEAR_L1_TX_DMA_ERR_INTR_SHIFT         5
#define BCHP_PCIE_INTR2_CPU_CLEAR_L1_TX_DMA_ERR_INTR_DEFAULT       0

/* PCIE_INTR2 :: CPU_CLEAR :: L1_TX_DMA_DONE_INTR [04:04] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_L1_TX_DMA_DONE_INTR_MASK         0x00000010
#define BCHP_PCIE_INTR2_CPU_CLEAR_L1_TX_DMA_DONE_INTR_SHIFT        4
#define BCHP_PCIE_INTR2_CPU_CLEAR_L1_TX_DMA_DONE_INTR_DEFAULT      0

/* PCIE_INTR2 :: CPU_CLEAR :: L0_RX_DMA_ERR_INTR [03:03] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_L0_RX_DMA_ERR_INTR_MASK          0x00000008
#define BCHP_PCIE_INTR2_CPU_CLEAR_L0_RX_DMA_ERR_INTR_SHIFT         3
#define BCHP_PCIE_INTR2_CPU_CLEAR_L0_RX_DMA_ERR_INTR_DEFAULT       0

/* PCIE_INTR2 :: CPU_CLEAR :: L0_RX_DMA_DONE_INTR [02:02] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_L0_RX_DMA_DONE_INTR_MASK         0x00000004
#define BCHP_PCIE_INTR2_CPU_CLEAR_L0_RX_DMA_DONE_INTR_SHIFT        2
#define BCHP_PCIE_INTR2_CPU_CLEAR_L0_RX_DMA_DONE_INTR_DEFAULT      0

/* PCIE_INTR2 :: CPU_CLEAR :: L0_TX_DMA_ERR_INTR [01:01] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_L0_TX_DMA_ERR_INTR_MASK          0x00000002
#define BCHP_PCIE_INTR2_CPU_CLEAR_L0_TX_DMA_ERR_INTR_SHIFT         1
#define BCHP_PCIE_INTR2_CPU_CLEAR_L0_TX_DMA_ERR_INTR_DEFAULT       0

/* PCIE_INTR2 :: CPU_CLEAR :: L0_TX_DMA_DONE_INTR [00:00] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_L0_TX_DMA_DONE_INTR_MASK         0x00000001
#define BCHP_PCIE_INTR2_CPU_CLEAR_L0_TX_DMA_DONE_INTR_SHIFT        0
#define BCHP_PCIE_INTR2_CPU_CLEAR_L0_TX_DMA_DONE_INTR_DEFAULT      0

/***************************************************************************
 *CPU_MASK_STATUS - CPU interrupt Mask Status Register
 ***************************************************************************/
/* PCIE_INTR2 :: CPU_MASK_STATUS :: MSI_INTR07 [31:31] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR07_MASK            0x80000000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR07_SHIFT           31
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR07_DEFAULT         1

/* PCIE_INTR2 :: CPU_MASK_STATUS :: MSI_INTR06 [30:30] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR06_MASK            0x40000000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR06_SHIFT           30
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR06_DEFAULT         1

/* PCIE_INTR2 :: CPU_MASK_STATUS :: MSI_INTR05 [29:29] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR05_MASK            0x20000000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR05_SHIFT           29
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR05_DEFAULT         1

/* PCIE_INTR2 :: CPU_MASK_STATUS :: MSI_INTR04 [28:28] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR04_MASK            0x10000000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR04_SHIFT           28
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR04_DEFAULT         1

/* PCIE_INTR2 :: CPU_MASK_STATUS :: MSI_INTR03 [27:27] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR03_MASK            0x08000000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR03_SHIFT           27
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR03_DEFAULT         1

/* PCIE_INTR2 :: CPU_MASK_STATUS :: MSI_INTR02 [26:26] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR02_MASK            0x04000000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR02_SHIFT           26
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR02_DEFAULT         1

/* PCIE_INTR2 :: CPU_MASK_STATUS :: MSI_INTR01 [25:25] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR01_MASK            0x02000000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR01_SHIFT           25
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR01_DEFAULT         1

/* PCIE_INTR2 :: CPU_MASK_STATUS :: MSI_INTR00 [24:24] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR00_MASK            0x01000000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR00_SHIFT           24
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR00_DEFAULT         1

/* PCIE_INTR2 :: CPU_MASK_STATUS :: UNASSIGNED_23 [23:23] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_23_MASK         0x00800000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_23_SHIFT        23
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_23_DEFAULT      1

/* PCIE_INTR2 :: CPU_MASK_STATUS :: UNASSIGNED_22 [22:22] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_22_MASK         0x00400000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_22_SHIFT        22
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_22_DEFAULT      1

/* PCIE_INTR2 :: CPU_MASK_STATUS :: UNASSIGNED_21 [21:21] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_21_MASK         0x00200000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_21_SHIFT        21
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_21_DEFAULT      1

/* PCIE_INTR2 :: CPU_MASK_STATUS :: UNASSIGNED_20 [20:20] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_20_MASK         0x00100000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_20_SHIFT        20
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_20_DEFAULT      1

/* PCIE_INTR2 :: CPU_MASK_STATUS :: MAILBOX_3 [19:19] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MAILBOX_3_MASK             0x00080000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MAILBOX_3_SHIFT            19
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MAILBOX_3_DEFAULT          1

/* PCIE_INTR2 :: CPU_MASK_STATUS :: MAILBOX_2 [18:18] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MAILBOX_2_MASK             0x00040000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MAILBOX_2_SHIFT            18
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MAILBOX_2_DEFAULT          1

/* PCIE_INTR2 :: CPU_MASK_STATUS :: MAILBOX_1 [17:17] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MAILBOX_1_MASK             0x00020000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MAILBOX_1_SHIFT            17
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MAILBOX_1_DEFAULT          1

/* PCIE_INTR2 :: CPU_MASK_STATUS :: MAILBOX_0 [16:16] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MAILBOX_0_MASK             0x00010000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MAILBOX_0_SHIFT            16
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MAILBOX_0_DEFAULT          1

/* PCIE_INTR2 :: CPU_MASK_STATUS :: PCIE_MSTR_FWD_ERR [15:15] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_PCIE_MSTR_FWD_ERR_MASK     0x00008000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_PCIE_MSTR_FWD_ERR_SHIFT    15
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_PCIE_MSTR_FWD_ERR_DEFAULT  1

/* PCIE_INTR2 :: CPU_MASK_STATUS :: PCIE_MSTR_RETRY_TIMEOUT [14:14] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_PCIE_MSTR_RETRY_TIMEOUT_MASK 0x00004000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_PCIE_MSTR_RETRY_TIMEOUT_SHIFT 14
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_PCIE_MSTR_RETRY_TIMEOUT_DEFAULT 1

/* PCIE_INTR2 :: CPU_MASK_STATUS :: PCIE_MSTR_CA_ATTN [13:13] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_PCIE_MSTR_CA_ATTN_MASK     0x00002000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_PCIE_MSTR_CA_ATTN_SHIFT    13
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_PCIE_MSTR_CA_ATTN_DEFAULT  1

/* PCIE_INTR2 :: CPU_MASK_STATUS :: PCIE_MSTR_UR_ATTN [12:12] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_PCIE_MSTR_UR_ATTN_MASK     0x00001000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_PCIE_MSTR_UR_ATTN_SHIFT    12
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_PCIE_MSTR_UR_ATTN_DEFAULT  1

/* PCIE_INTR2 :: CPU_MASK_STATUS :: UNASSIGNED_11 [11:11] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_11_MASK         0x00000800
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_11_SHIFT        11
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_11_DEFAULT      1

/* PCIE_INTR2 :: CPU_MASK_STATUS :: UNASSIGNED_10 [10:10] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_10_MASK         0x00000400
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_10_SHIFT        10
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_10_DEFAULT      1

/* PCIE_INTR2 :: CPU_MASK_STATUS :: PCIE_TGT_BAD_ACCESS [09:09] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_PCIE_TGT_BAD_ACCESS_MASK   0x00000200
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_PCIE_TGT_BAD_ACCESS_SHIFT  9
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_PCIE_TGT_BAD_ACCESS_DEFAULT 1

/* PCIE_INTR2 :: CPU_MASK_STATUS :: PCIE_TGT_BAD_ADDRESS [08:08] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_PCIE_TGT_BAD_ADDRESS_MASK  0x00000100
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_PCIE_TGT_BAD_ADDRESS_SHIFT 8
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_PCIE_TGT_BAD_ADDRESS_DEFAULT 1

/* PCIE_INTR2 :: CPU_MASK_STATUS :: L1_RX_DMA_ERR_INTR [07:07] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L1_RX_DMA_ERR_INTR_MASK    0x00000080
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L1_RX_DMA_ERR_INTR_SHIFT   7
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L1_RX_DMA_ERR_INTR_DEFAULT 1

/* PCIE_INTR2 :: CPU_MASK_STATUS :: L1_RX_DMA_DONE_INTR [06:06] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L1_RX_DMA_DONE_INTR_MASK   0x00000040
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L1_RX_DMA_DONE_INTR_SHIFT  6
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L1_RX_DMA_DONE_INTR_DEFAULT 1

/* PCIE_INTR2 :: CPU_MASK_STATUS :: L1_TX_DMA_ERR_INTR [05:05] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L1_TX_DMA_ERR_INTR_MASK    0x00000020
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L1_TX_DMA_ERR_INTR_SHIFT   5
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L1_TX_DMA_ERR_INTR_DEFAULT 1

/* PCIE_INTR2 :: CPU_MASK_STATUS :: L1_TX_DMA_DONE_INTR [04:04] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L1_TX_DMA_DONE_INTR_MASK   0x00000010
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L1_TX_DMA_DONE_INTR_SHIFT  4
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L1_TX_DMA_DONE_INTR_DEFAULT 1

/* PCIE_INTR2 :: CPU_MASK_STATUS :: L0_RX_DMA_ERR_INTR [03:03] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L0_RX_DMA_ERR_INTR_MASK    0x00000008
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L0_RX_DMA_ERR_INTR_SHIFT   3
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L0_RX_DMA_ERR_INTR_DEFAULT 1

/* PCIE_INTR2 :: CPU_MASK_STATUS :: L0_RX_DMA_DONE_INTR [02:02] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L0_RX_DMA_DONE_INTR_MASK   0x00000004
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L0_RX_DMA_DONE_INTR_SHIFT  2
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L0_RX_DMA_DONE_INTR_DEFAULT 1

/* PCIE_INTR2 :: CPU_MASK_STATUS :: L0_TX_DMA_ERR_INTR [01:01] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L0_TX_DMA_ERR_INTR_MASK    0x00000002
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L0_TX_DMA_ERR_INTR_SHIFT   1
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L0_TX_DMA_ERR_INTR_DEFAULT 1

/* PCIE_INTR2 :: CPU_MASK_STATUS :: L0_TX_DMA_DONE_INTR [00:00] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L0_TX_DMA_DONE_INTR_MASK   0x00000001
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L0_TX_DMA_DONE_INTR_SHIFT  0
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L0_TX_DMA_DONE_INTR_DEFAULT 1

/***************************************************************************
 *CPU_MASK_SET - CPU interrupt Mask Set Register
 ***************************************************************************/
/* PCIE_INTR2 :: CPU_MASK_SET :: MSI_INTR07 [31:31] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR07_MASK               0x80000000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR07_SHIFT              31
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR07_DEFAULT            1

/* PCIE_INTR2 :: CPU_MASK_SET :: MSI_INTR06 [30:30] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR06_MASK               0x40000000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR06_SHIFT              30
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR06_DEFAULT            1

/* PCIE_INTR2 :: CPU_MASK_SET :: MSI_INTR05 [29:29] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR05_MASK               0x20000000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR05_SHIFT              29
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR05_DEFAULT            1

/* PCIE_INTR2 :: CPU_MASK_SET :: MSI_INTR04 [28:28] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR04_MASK               0x10000000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR04_SHIFT              28
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR04_DEFAULT            1

/* PCIE_INTR2 :: CPU_MASK_SET :: MSI_INTR03 [27:27] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR03_MASK               0x08000000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR03_SHIFT              27
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR03_DEFAULT            1

/* PCIE_INTR2 :: CPU_MASK_SET :: MSI_INTR02 [26:26] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR02_MASK               0x04000000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR02_SHIFT              26
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR02_DEFAULT            1

/* PCIE_INTR2 :: CPU_MASK_SET :: MSI_INTR01 [25:25] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR01_MASK               0x02000000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR01_SHIFT              25
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR01_DEFAULT            1

/* PCIE_INTR2 :: CPU_MASK_SET :: MSI_INTR00 [24:24] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR00_MASK               0x01000000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR00_SHIFT              24
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR00_DEFAULT            1

/* PCIE_INTR2 :: CPU_MASK_SET :: UNASSIGNED_23 [23:23] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_23_MASK            0x00800000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_23_SHIFT           23
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_23_DEFAULT         1

/* PCIE_INTR2 :: CPU_MASK_SET :: UNASSIGNED_22 [22:22] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_22_MASK            0x00400000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_22_SHIFT           22
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_22_DEFAULT         1

/* PCIE_INTR2 :: CPU_MASK_SET :: UNASSIGNED_21 [21:21] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_21_MASK            0x00200000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_21_SHIFT           21
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_21_DEFAULT         1

/* PCIE_INTR2 :: CPU_MASK_SET :: UNASSIGNED_20 [20:20] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_20_MASK            0x00100000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_20_SHIFT           20
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_20_DEFAULT         1

/* PCIE_INTR2 :: CPU_MASK_SET :: MAILBOX_3 [19:19] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MAILBOX_3_MASK                0x00080000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MAILBOX_3_SHIFT               19
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MAILBOX_3_DEFAULT             1

/* PCIE_INTR2 :: CPU_MASK_SET :: MAILBOX_2 [18:18] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MAILBOX_2_MASK                0x00040000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MAILBOX_2_SHIFT               18
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MAILBOX_2_DEFAULT             1

/* PCIE_INTR2 :: CPU_MASK_SET :: MAILBOX_1 [17:17] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MAILBOX_1_MASK                0x00020000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MAILBOX_1_SHIFT               17
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MAILBOX_1_DEFAULT             1

/* PCIE_INTR2 :: CPU_MASK_SET :: MAILBOX_0 [16:16] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MAILBOX_0_MASK                0x00010000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MAILBOX_0_SHIFT               16
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MAILBOX_0_DEFAULT             1

/* PCIE_INTR2 :: CPU_MASK_SET :: PCIE_MSTR_FWD_ERR [15:15] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_PCIE_MSTR_FWD_ERR_MASK        0x00008000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_PCIE_MSTR_FWD_ERR_SHIFT       15
#define BCHP_PCIE_INTR2_CPU_MASK_SET_PCIE_MSTR_FWD_ERR_DEFAULT     1

/* PCIE_INTR2 :: CPU_MASK_SET :: PCIE_MSTR_RETRY_TIMEOUT [14:14] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_PCIE_MSTR_RETRY_TIMEOUT_MASK  0x00004000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_PCIE_MSTR_RETRY_TIMEOUT_SHIFT 14
#define BCHP_PCIE_INTR2_CPU_MASK_SET_PCIE_MSTR_RETRY_TIMEOUT_DEFAULT 1

/* PCIE_INTR2 :: CPU_MASK_SET :: PCIE_MSTR_CA_ATTN [13:13] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_PCIE_MSTR_CA_ATTN_MASK        0x00002000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_PCIE_MSTR_CA_ATTN_SHIFT       13
#define BCHP_PCIE_INTR2_CPU_MASK_SET_PCIE_MSTR_CA_ATTN_DEFAULT     1

/* PCIE_INTR2 :: CPU_MASK_SET :: PCIE_MSTR_UR_ATTN [12:12] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_PCIE_MSTR_UR_ATTN_MASK        0x00001000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_PCIE_MSTR_UR_ATTN_SHIFT       12
#define BCHP_PCIE_INTR2_CPU_MASK_SET_PCIE_MSTR_UR_ATTN_DEFAULT     1

/* PCIE_INTR2 :: CPU_MASK_SET :: UNASSIGNED_11 [11:11] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_11_MASK            0x00000800
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_11_SHIFT           11
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_11_DEFAULT         1

/* PCIE_INTR2 :: CPU_MASK_SET :: UNASSIGNED_10 [10:10] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_10_MASK            0x00000400
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_10_SHIFT           10
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_10_DEFAULT         1

/* PCIE_INTR2 :: CPU_MASK_SET :: PCIE_TGT_BAD_ACCESS [09:09] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_PCIE_TGT_BAD_ACCESS_MASK      0x00000200
#define BCHP_PCIE_INTR2_CPU_MASK_SET_PCIE_TGT_BAD_ACCESS_SHIFT     9
#define BCHP_PCIE_INTR2_CPU_MASK_SET_PCIE_TGT_BAD_ACCESS_DEFAULT   1

/* PCIE_INTR2 :: CPU_MASK_SET :: PCIE_TGT_BAD_ADDRESS [08:08] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_PCIE_TGT_BAD_ADDRESS_MASK     0x00000100
#define BCHP_PCIE_INTR2_CPU_MASK_SET_PCIE_TGT_BAD_ADDRESS_SHIFT    8
#define BCHP_PCIE_INTR2_CPU_MASK_SET_PCIE_TGT_BAD_ADDRESS_DEFAULT  1

/* PCIE_INTR2 :: CPU_MASK_SET :: L1_RX_DMA_ERR_INTR [07:07] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L1_RX_DMA_ERR_INTR_MASK       0x00000080
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L1_RX_DMA_ERR_INTR_SHIFT      7
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L1_RX_DMA_ERR_INTR_DEFAULT    1

/* PCIE_INTR2 :: CPU_MASK_SET :: L1_RX_DMA_DONE_INTR [06:06] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L1_RX_DMA_DONE_INTR_MASK      0x00000040
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L1_RX_DMA_DONE_INTR_SHIFT     6
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L1_RX_DMA_DONE_INTR_DEFAULT   1

/* PCIE_INTR2 :: CPU_MASK_SET :: L1_TX_DMA_ERR_INTR [05:05] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L1_TX_DMA_ERR_INTR_MASK       0x00000020
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L1_TX_DMA_ERR_INTR_SHIFT      5
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L1_TX_DMA_ERR_INTR_DEFAULT    1

/* PCIE_INTR2 :: CPU_MASK_SET :: L1_TX_DMA_DONE_INTR [04:04] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L1_TX_DMA_DONE_INTR_MASK      0x00000010
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L1_TX_DMA_DONE_INTR_SHIFT     4
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L1_TX_DMA_DONE_INTR_DEFAULT   1

/* PCIE_INTR2 :: CPU_MASK_SET :: L0_RX_DMA_ERR_INTR [03:03] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L0_RX_DMA_ERR_INTR_MASK       0x00000008
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L0_RX_DMA_ERR_INTR_SHIFT      3
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L0_RX_DMA_ERR_INTR_DEFAULT    1

/* PCIE_INTR2 :: CPU_MASK_SET :: L0_RX_DMA_DONE_INTR [02:02] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L0_RX_DMA_DONE_INTR_MASK      0x00000004
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L0_RX_DMA_DONE_INTR_SHIFT     2
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L0_RX_DMA_DONE_INTR_DEFAULT   1

/* PCIE_INTR2 :: CPU_MASK_SET :: L0_TX_DMA_ERR_INTR [01:01] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L0_TX_DMA_ERR_INTR_MASK       0x00000002
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L0_TX_DMA_ERR_INTR_SHIFT      1
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L0_TX_DMA_ERR_INTR_DEFAULT    1

/* PCIE_INTR2 :: CPU_MASK_SET :: L0_TX_DMA_DONE_INTR [00:00] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L0_TX_DMA_DONE_INTR_MASK      0x00000001
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L0_TX_DMA_DONE_INTR_SHIFT     0
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L0_TX_DMA_DONE_INTR_DEFAULT   1

/***************************************************************************
 *CPU_MASK_CLEAR - CPU interrupt Mask Clear Register
 ***************************************************************************/
/* PCIE_INTR2 :: CPU_MASK_CLEAR :: MSI_INTR07 [31:31] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR07_MASK             0x80000000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR07_SHIFT            31
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR07_DEFAULT          1

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: MSI_INTR06 [30:30] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR06_MASK             0x40000000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR06_SHIFT            30
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR06_DEFAULT          1

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: MSI_INTR05 [29:29] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR05_MASK             0x20000000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR05_SHIFT            29
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR05_DEFAULT          1

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: MSI_INTR04 [28:28] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR04_MASK             0x10000000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR04_SHIFT            28
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR04_DEFAULT          1

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: MSI_INTR03 [27:27] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR03_MASK             0x08000000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR03_SHIFT            27
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR03_DEFAULT          1

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: MSI_INTR02 [26:26] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR02_MASK             0x04000000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR02_SHIFT            26
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR02_DEFAULT          1

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: MSI_INTR01 [25:25] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR01_MASK             0x02000000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR01_SHIFT            25
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR01_DEFAULT          1

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: MSI_INTR00 [24:24] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR00_MASK             0x01000000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR00_SHIFT            24
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR00_DEFAULT          1

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: UNASSIGNED_23 [23:23] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_23_MASK          0x00800000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_23_SHIFT         23
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_23_DEFAULT       1

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: UNASSIGNED_22 [22:22] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_22_MASK          0x00400000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_22_SHIFT         22
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_22_DEFAULT       1

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: UNASSIGNED_21 [21:21] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_21_MASK          0x00200000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_21_SHIFT         21
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_21_DEFAULT       1

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: UNASSIGNED_20 [20:20] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_20_MASK          0x00100000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_20_SHIFT         20
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_20_DEFAULT       1

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: MAILBOX_3 [19:19] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MAILBOX_3_MASK              0x00080000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MAILBOX_3_SHIFT             19
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MAILBOX_3_DEFAULT           1

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: MAILBOX_2 [18:18] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MAILBOX_2_MASK              0x00040000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MAILBOX_2_SHIFT             18
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MAILBOX_2_DEFAULT           1

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: MAILBOX_1 [17:17] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MAILBOX_1_MASK              0x00020000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MAILBOX_1_SHIFT             17
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MAILBOX_1_DEFAULT           1

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: MAILBOX_0 [16:16] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MAILBOX_0_MASK              0x00010000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MAILBOX_0_SHIFT             16
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MAILBOX_0_DEFAULT           1

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: PCIE_MSTR_FWD_ERR [15:15] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_PCIE_MSTR_FWD_ERR_MASK      0x00008000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_PCIE_MSTR_FWD_ERR_SHIFT     15
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_PCIE_MSTR_FWD_ERR_DEFAULT   1

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: PCIE_MSTR_RETRY_TIMEOUT [14:14] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_PCIE_MSTR_RETRY_TIMEOUT_MASK 0x00004000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_PCIE_MSTR_RETRY_TIMEOUT_SHIFT 14
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_PCIE_MSTR_RETRY_TIMEOUT_DEFAULT 1

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: PCIE_MSTR_CA_ATTN [13:13] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_PCIE_MSTR_CA_ATTN_MASK      0x00002000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_PCIE_MSTR_CA_ATTN_SHIFT     13
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_PCIE_MSTR_CA_ATTN_DEFAULT   1

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: PCIE_MSTR_UR_ATTN [12:12] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_PCIE_MSTR_UR_ATTN_MASK      0x00001000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_PCIE_MSTR_UR_ATTN_SHIFT     12
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_PCIE_MSTR_UR_ATTN_DEFAULT   1

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: UNASSIGNED_11 [11:11] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_11_MASK          0x00000800
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_11_SHIFT         11
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_11_DEFAULT       1

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: UNASSIGNED_10 [10:10] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_10_MASK          0x00000400
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_10_SHIFT         10
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_10_DEFAULT       1

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: PCIE_TGT_BAD_ACCESS [09:09] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_PCIE_TGT_BAD_ACCESS_MASK    0x00000200
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_PCIE_TGT_BAD_ACCESS_SHIFT   9
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_PCIE_TGT_BAD_ACCESS_DEFAULT 1

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: PCIE_TGT_BAD_ADDRESS [08:08] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_PCIE_TGT_BAD_ADDRESS_MASK   0x00000100
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_PCIE_TGT_BAD_ADDRESS_SHIFT  8
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_PCIE_TGT_BAD_ADDRESS_DEFAULT 1

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: L1_RX_DMA_ERR_INTR [07:07] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L1_RX_DMA_ERR_INTR_MASK     0x00000080
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L1_RX_DMA_ERR_INTR_SHIFT    7
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L1_RX_DMA_ERR_INTR_DEFAULT  1

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: L1_RX_DMA_DONE_INTR [06:06] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L1_RX_DMA_DONE_INTR_MASK    0x00000040
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L1_RX_DMA_DONE_INTR_SHIFT   6
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L1_RX_DMA_DONE_INTR_DEFAULT 1

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: L1_TX_DMA_ERR_INTR [05:05] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L1_TX_DMA_ERR_INTR_MASK     0x00000020
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L1_TX_DMA_ERR_INTR_SHIFT    5
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L1_TX_DMA_ERR_INTR_DEFAULT  1

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: L1_TX_DMA_DONE_INTR [04:04] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L1_TX_DMA_DONE_INTR_MASK    0x00000010
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L1_TX_DMA_DONE_INTR_SHIFT   4
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L1_TX_DMA_DONE_INTR_DEFAULT 1

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: L0_RX_DMA_ERR_INTR [03:03] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L0_RX_DMA_ERR_INTR_MASK     0x00000008
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L0_RX_DMA_ERR_INTR_SHIFT    3
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L0_RX_DMA_ERR_INTR_DEFAULT  1

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: L0_RX_DMA_DONE_INTR [02:02] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L0_RX_DMA_DONE_INTR_MASK    0x00000004
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L0_RX_DMA_DONE_INTR_SHIFT   2
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L0_RX_DMA_DONE_INTR_DEFAULT 1

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: L0_TX_DMA_ERR_INTR [01:01] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L0_TX_DMA_ERR_INTR_MASK     0x00000002
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L0_TX_DMA_ERR_INTR_SHIFT    1
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L0_TX_DMA_ERR_INTR_DEFAULT  1

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: L0_TX_DMA_DONE_INTR [00:00] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L0_TX_DMA_DONE_INTR_MASK    0x00000001
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L0_TX_DMA_DONE_INTR_SHIFT   0
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L0_TX_DMA_DONE_INTR_DEFAULT 1

/***************************************************************************
 *PCI_STATUS - PCI interrupt Status Register
 ***************************************************************************/
/* PCIE_INTR2 :: PCI_STATUS :: MSI_INTR07 [31:31] */
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR07_MASK                 0x80000000
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR07_SHIFT                31
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR07_DEFAULT              0

/* PCIE_INTR2 :: PCI_STATUS :: MSI_INTR06 [30:30] */
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR06_MASK                 0x40000000
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR06_SHIFT                30
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR06_DEFAULT              0

/* PCIE_INTR2 :: PCI_STATUS :: MSI_INTR05 [29:29] */
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR05_MASK                 0x20000000
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR05_SHIFT                29
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR05_DEFAULT              0

/* PCIE_INTR2 :: PCI_STATUS :: MSI_INTR04 [28:28] */
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR04_MASK                 0x10000000
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR04_SHIFT                28
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR04_DEFAULT              0

/* PCIE_INTR2 :: PCI_STATUS :: MSI_INTR03 [27:27] */
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR03_MASK                 0x08000000
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR03_SHIFT                27
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR03_DEFAULT              0

/* PCIE_INTR2 :: PCI_STATUS :: MSI_INTR02 [26:26] */
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR02_MASK                 0x04000000
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR02_SHIFT                26
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR02_DEFAULT              0

/* PCIE_INTR2 :: PCI_STATUS :: MSI_INTR01 [25:25] */
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR01_MASK                 0x02000000
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR01_SHIFT                25
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR01_DEFAULT              0

/* PCIE_INTR2 :: PCI_STATUS :: MSI_INTR00 [24:24] */
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR00_MASK                 0x01000000
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR00_SHIFT                24
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR00_DEFAULT              0

/* PCIE_INTR2 :: PCI_STATUS :: UNASSIGNED_23 [23:23] */
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_23_MASK              0x00800000
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_23_SHIFT             23
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_23_DEFAULT           0

/* PCIE_INTR2 :: PCI_STATUS :: UNASSIGNED_22 [22:22] */
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_22_MASK              0x00400000
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_22_SHIFT             22
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_22_DEFAULT           0

/* PCIE_INTR2 :: PCI_STATUS :: UNASSIGNED_21 [21:21] */
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_21_MASK              0x00200000
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_21_SHIFT             21
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_21_DEFAULT           0

/* PCIE_INTR2 :: PCI_STATUS :: UNASSIGNED_20 [20:20] */
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_20_MASK              0x00100000
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_20_SHIFT             20
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_20_DEFAULT           0

/* PCIE_INTR2 :: PCI_STATUS :: MAILBOX_3 [19:19] */
#define BCHP_PCIE_INTR2_PCI_STATUS_MAILBOX_3_MASK                  0x00080000
#define BCHP_PCIE_INTR2_PCI_STATUS_MAILBOX_3_SHIFT                 19
#define BCHP_PCIE_INTR2_PCI_STATUS_MAILBOX_3_DEFAULT               0

/* PCIE_INTR2 :: PCI_STATUS :: MAILBOX_2 [18:18] */
#define BCHP_PCIE_INTR2_PCI_STATUS_MAILBOX_2_MASK                  0x00040000
#define BCHP_PCIE_INTR2_PCI_STATUS_MAILBOX_2_SHIFT                 18
#define BCHP_PCIE_INTR2_PCI_STATUS_MAILBOX_2_DEFAULT               0

/* PCIE_INTR2 :: PCI_STATUS :: MAILBOX_1 [17:17] */
#define BCHP_PCIE_INTR2_PCI_STATUS_MAILBOX_1_MASK                  0x00020000
#define BCHP_PCIE_INTR2_PCI_STATUS_MAILBOX_1_SHIFT                 17
#define BCHP_PCIE_INTR2_PCI_STATUS_MAILBOX_1_DEFAULT               0

/* PCIE_INTR2 :: PCI_STATUS :: MAILBOX_0 [16:16] */
#define BCHP_PCIE_INTR2_PCI_STATUS_MAILBOX_0_MASK                  0x00010000
#define BCHP_PCIE_INTR2_PCI_STATUS_MAILBOX_0_SHIFT                 16
#define BCHP_PCIE_INTR2_PCI_STATUS_MAILBOX_0_DEFAULT               0

/* PCIE_INTR2 :: PCI_STATUS :: PCIE_MSTR_FWD_ERR [15:15] */
#define BCHP_PCIE_INTR2_PCI_STATUS_PCIE_MSTR_FWD_ERR_MASK          0x00008000
#define BCHP_PCIE_INTR2_PCI_STATUS_PCIE_MSTR_FWD_ERR_SHIFT         15
#define BCHP_PCIE_INTR2_PCI_STATUS_PCIE_MSTR_FWD_ERR_DEFAULT       0

/* PCIE_INTR2 :: PCI_STATUS :: PCIE_MSTR_RETRY_TIMEOUT [14:14] */
#define BCHP_PCIE_INTR2_PCI_STATUS_PCIE_MSTR_RETRY_TIMEOUT_MASK    0x00004000
#define BCHP_PCIE_INTR2_PCI_STATUS_PCIE_MSTR_RETRY_TIMEOUT_SHIFT   14
#define BCHP_PCIE_INTR2_PCI_STATUS_PCIE_MSTR_RETRY_TIMEOUT_DEFAULT 0

/* PCIE_INTR2 :: PCI_STATUS :: PCIE_MSTR_CA_ATTN [13:13] */
#define BCHP_PCIE_INTR2_PCI_STATUS_PCIE_MSTR_CA_ATTN_MASK          0x00002000
#define BCHP_PCIE_INTR2_PCI_STATUS_PCIE_MSTR_CA_ATTN_SHIFT         13
#define BCHP_PCIE_INTR2_PCI_STATUS_PCIE_MSTR_CA_ATTN_DEFAULT       0

/* PCIE_INTR2 :: PCI_STATUS :: PCIE_MSTR_UR_ATTN [12:12] */
#define BCHP_PCIE_INTR2_PCI_STATUS_PCIE_MSTR_UR_ATTN_MASK          0x00001000
#define BCHP_PCIE_INTR2_PCI_STATUS_PCIE_MSTR_UR_ATTN_SHIFT         12
#define BCHP_PCIE_INTR2_PCI_STATUS_PCIE_MSTR_UR_ATTN_DEFAULT       0

/* PCIE_INTR2 :: PCI_STATUS :: UNASSIGNED_11 [11:11] */
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_11_MASK              0x00000800
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_11_SHIFT             11
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_11_DEFAULT           0

/* PCIE_INTR2 :: PCI_STATUS :: UNASSIGNED_10 [10:10] */
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_10_MASK              0x00000400
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_10_SHIFT             10
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_10_DEFAULT           0

/* PCIE_INTR2 :: PCI_STATUS :: PCIE_TGT_BAD_ACCESS [09:09] */
#define BCHP_PCIE_INTR2_PCI_STATUS_PCIE_TGT_BAD_ACCESS_MASK        0x00000200
#define BCHP_PCIE_INTR2_PCI_STATUS_PCIE_TGT_BAD_ACCESS_SHIFT       9
#define BCHP_PCIE_INTR2_PCI_STATUS_PCIE_TGT_BAD_ACCESS_DEFAULT     0

/* PCIE_INTR2 :: PCI_STATUS :: PCIE_TGT_BAD_ADDRESS [08:08] */
#define BCHP_PCIE_INTR2_PCI_STATUS_PCIE_TGT_BAD_ADDRESS_MASK       0x00000100
#define BCHP_PCIE_INTR2_PCI_STATUS_PCIE_TGT_BAD_ADDRESS_SHIFT      8
#define BCHP_PCIE_INTR2_PCI_STATUS_PCIE_TGT_BAD_ADDRESS_DEFAULT    0

/* PCIE_INTR2 :: PCI_STATUS :: L1_RX_DMA_ERR_INTR [07:07] */
#define BCHP_PCIE_INTR2_PCI_STATUS_L1_RX_DMA_ERR_INTR_MASK         0x00000080
#define BCHP_PCIE_INTR2_PCI_STATUS_L1_RX_DMA_ERR_INTR_SHIFT        7
#define BCHP_PCIE_INTR2_PCI_STATUS_L1_RX_DMA_ERR_INTR_DEFAULT      0

/* PCIE_INTR2 :: PCI_STATUS :: L1_RX_DMA_DONE_INTR [06:06] */
#define BCHP_PCIE_INTR2_PCI_STATUS_L1_RX_DMA_DONE_INTR_MASK        0x00000040
#define BCHP_PCIE_INTR2_PCI_STATUS_L1_RX_DMA_DONE_INTR_SHIFT       6
#define BCHP_PCIE_INTR2_PCI_STATUS_L1_RX_DMA_DONE_INTR_DEFAULT     0

/* PCIE_INTR2 :: PCI_STATUS :: L1_TX_DMA_ERR_INTR [05:05] */
#define BCHP_PCIE_INTR2_PCI_STATUS_L1_TX_DMA_ERR_INTR_MASK         0x00000020
#define BCHP_PCIE_INTR2_PCI_STATUS_L1_TX_DMA_ERR_INTR_SHIFT        5
#define BCHP_PCIE_INTR2_PCI_STATUS_L1_TX_DMA_ERR_INTR_DEFAULT      0

/* PCIE_INTR2 :: PCI_STATUS :: L1_TX_DMA_DONE_INTR [04:04] */
#define BCHP_PCIE_INTR2_PCI_STATUS_L1_TX_DMA_DONE_INTR_MASK        0x00000010
#define BCHP_PCIE_INTR2_PCI_STATUS_L1_TX_DMA_DONE_INTR_SHIFT       4
#define BCHP_PCIE_INTR2_PCI_STATUS_L1_TX_DMA_DONE_INTR_DEFAULT     0

/* PCIE_INTR2 :: PCI_STATUS :: L0_RX_DMA_ERR_INTR [03:03] */
#define BCHP_PCIE_INTR2_PCI_STATUS_L0_RX_DMA_ERR_INTR_MASK         0x00000008
#define BCHP_PCIE_INTR2_PCI_STATUS_L0_RX_DMA_ERR_INTR_SHIFT        3
#define BCHP_PCIE_INTR2_PCI_STATUS_L0_RX_DMA_ERR_INTR_DEFAULT      0

/* PCIE_INTR2 :: PCI_STATUS :: L0_RX_DMA_DONE_INTR [02:02] */
#define BCHP_PCIE_INTR2_PCI_STATUS_L0_RX_DMA_DONE_INTR_MASK        0x00000004
#define BCHP_PCIE_INTR2_PCI_STATUS_L0_RX_DMA_DONE_INTR_SHIFT       2
#define BCHP_PCIE_INTR2_PCI_STATUS_L0_RX_DMA_DONE_INTR_DEFAULT     0

/* PCIE_INTR2 :: PCI_STATUS :: L0_TX_DMA_ERR_INTR [01:01] */
#define BCHP_PCIE_INTR2_PCI_STATUS_L0_TX_DMA_ERR_INTR_MASK         0x00000002
#define BCHP_PCIE_INTR2_PCI_STATUS_L0_TX_DMA_ERR_INTR_SHIFT        1
#define BCHP_PCIE_INTR2_PCI_STATUS_L0_TX_DMA_ERR_INTR_DEFAULT      0

/* PCIE_INTR2 :: PCI_STATUS :: L0_TX_DMA_DONE_INTR [00:00] */
#define BCHP_PCIE_INTR2_PCI_STATUS_L0_TX_DMA_DONE_INTR_MASK        0x00000001
#define BCHP_PCIE_INTR2_PCI_STATUS_L0_TX_DMA_DONE_INTR_SHIFT       0
#define BCHP_PCIE_INTR2_PCI_STATUS_L0_TX_DMA_DONE_INTR_DEFAULT     0

/***************************************************************************
 *PCI_SET - PCI interrupt Set Register
 ***************************************************************************/
/* PCIE_INTR2 :: PCI_SET :: MSI_INTR07 [31:31] */
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR07_MASK                    0x80000000
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR07_SHIFT                   31
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR07_DEFAULT                 0

/* PCIE_INTR2 :: PCI_SET :: MSI_INTR06 [30:30] */
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR06_MASK                    0x40000000
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR06_SHIFT                   30
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR06_DEFAULT                 0

/* PCIE_INTR2 :: PCI_SET :: MSI_INTR05 [29:29] */
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR05_MASK                    0x20000000
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR05_SHIFT                   29
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR05_DEFAULT                 0

/* PCIE_INTR2 :: PCI_SET :: MSI_INTR04 [28:28] */
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR04_MASK                    0x10000000
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR04_SHIFT                   28
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR04_DEFAULT                 0

/* PCIE_INTR2 :: PCI_SET :: MSI_INTR03 [27:27] */
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR03_MASK                    0x08000000
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR03_SHIFT                   27
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR03_DEFAULT                 0

/* PCIE_INTR2 :: PCI_SET :: MSI_INTR02 [26:26] */
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR02_MASK                    0x04000000
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR02_SHIFT                   26
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR02_DEFAULT                 0

/* PCIE_INTR2 :: PCI_SET :: MSI_INTR01 [25:25] */
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR01_MASK                    0x02000000
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR01_SHIFT                   25
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR01_DEFAULT                 0

/* PCIE_INTR2 :: PCI_SET :: MSI_INTR00 [24:24] */
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR00_MASK                    0x01000000
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR00_SHIFT                   24
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR00_DEFAULT                 0

/* PCIE_INTR2 :: PCI_SET :: UNASSIGNED_23 [23:23] */
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_23_MASK                 0x00800000
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_23_SHIFT                23
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_23_DEFAULT              0

/* PCIE_INTR2 :: PCI_SET :: UNASSIGNED_22 [22:22] */
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_22_MASK                 0x00400000
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_22_SHIFT                22
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_22_DEFAULT              0

/* PCIE_INTR2 :: PCI_SET :: UNASSIGNED_21 [21:21] */
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_21_MASK                 0x00200000
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_21_SHIFT                21
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_21_DEFAULT              0

/* PCIE_INTR2 :: PCI_SET :: UNASSIGNED_20 [20:20] */
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_20_MASK                 0x00100000
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_20_SHIFT                20
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_20_DEFAULT              0

/* PCIE_INTR2 :: PCI_SET :: MAILBOX_3 [19:19] */
#define BCHP_PCIE_INTR2_PCI_SET_MAILBOX_3_MASK                     0x00080000
#define BCHP_PCIE_INTR2_PCI_SET_MAILBOX_3_SHIFT                    19
#define BCHP_PCIE_INTR2_PCI_SET_MAILBOX_3_DEFAULT                  0

/* PCIE_INTR2 :: PCI_SET :: MAILBOX_2 [18:18] */
#define BCHP_PCIE_INTR2_PCI_SET_MAILBOX_2_MASK                     0x00040000
#define BCHP_PCIE_INTR2_PCI_SET_MAILBOX_2_SHIFT                    18
#define BCHP_PCIE_INTR2_PCI_SET_MAILBOX_2_DEFAULT                  0

/* PCIE_INTR2 :: PCI_SET :: MAILBOX_1 [17:17] */
#define BCHP_PCIE_INTR2_PCI_SET_MAILBOX_1_MASK                     0x00020000
#define BCHP_PCIE_INTR2_PCI_SET_MAILBOX_1_SHIFT                    17
#define BCHP_PCIE_INTR2_PCI_SET_MAILBOX_1_DEFAULT                  0

/* PCIE_INTR2 :: PCI_SET :: MAILBOX_0 [16:16] */
#define BCHP_PCIE_INTR2_PCI_SET_MAILBOX_0_MASK                     0x00010000
#define BCHP_PCIE_INTR2_PCI_SET_MAILBOX_0_SHIFT                    16
#define BCHP_PCIE_INTR2_PCI_SET_MAILBOX_0_DEFAULT                  0

/* PCIE_INTR2 :: PCI_SET :: PCIE_MSTR_FWD_ERR [15:15] */
#define BCHP_PCIE_INTR2_PCI_SET_PCIE_MSTR_FWD_ERR_MASK             0x00008000
#define BCHP_PCIE_INTR2_PCI_SET_PCIE_MSTR_FWD_ERR_SHIFT            15
#define BCHP_PCIE_INTR2_PCI_SET_PCIE_MSTR_FWD_ERR_DEFAULT          0

/* PCIE_INTR2 :: PCI_SET :: PCIE_MSTR_RETRY_TIMEOUT [14:14] */
#define BCHP_PCIE_INTR2_PCI_SET_PCIE_MSTR_RETRY_TIMEOUT_MASK       0x00004000
#define BCHP_PCIE_INTR2_PCI_SET_PCIE_MSTR_RETRY_TIMEOUT_SHIFT      14
#define BCHP_PCIE_INTR2_PCI_SET_PCIE_MSTR_RETRY_TIMEOUT_DEFAULT    0

/* PCIE_INTR2 :: PCI_SET :: PCIE_MSTR_CA_ATTN [13:13] */
#define BCHP_PCIE_INTR2_PCI_SET_PCIE_MSTR_CA_ATTN_MASK             0x00002000
#define BCHP_PCIE_INTR2_PCI_SET_PCIE_MSTR_CA_ATTN_SHIFT            13
#define BCHP_PCIE_INTR2_PCI_SET_PCIE_MSTR_CA_ATTN_DEFAULT          0

/* PCIE_INTR2 :: PCI_SET :: PCIE_MSTR_UR_ATTN [12:12] */
#define BCHP_PCIE_INTR2_PCI_SET_PCIE_MSTR_UR_ATTN_MASK             0x00001000
#define BCHP_PCIE_INTR2_PCI_SET_PCIE_MSTR_UR_ATTN_SHIFT            12
#define BCHP_PCIE_INTR2_PCI_SET_PCIE_MSTR_UR_ATTN_DEFAULT          0

/* PCIE_INTR2 :: PCI_SET :: UNASSIGNED_11 [11:11] */
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_11_MASK                 0x00000800
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_11_SHIFT                11
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_11_DEFAULT              0

/* PCIE_INTR2 :: PCI_SET :: UNASSIGNED_10 [10:10] */
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_10_MASK                 0x00000400
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_10_SHIFT                10
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_10_DEFAULT              0

/* PCIE_INTR2 :: PCI_SET :: PCIE_TGT_BAD_ACCESS [09:09] */
#define BCHP_PCIE_INTR2_PCI_SET_PCIE_TGT_BAD_ACCESS_MASK           0x00000200
#define BCHP_PCIE_INTR2_PCI_SET_PCIE_TGT_BAD_ACCESS_SHIFT          9
#define BCHP_PCIE_INTR2_PCI_SET_PCIE_TGT_BAD_ACCESS_DEFAULT        0

/* PCIE_INTR2 :: PCI_SET :: PCIE_TGT_BAD_ADDRESS [08:08] */
#define BCHP_PCIE_INTR2_PCI_SET_PCIE_TGT_BAD_ADDRESS_MASK          0x00000100
#define BCHP_PCIE_INTR2_PCI_SET_PCIE_TGT_BAD_ADDRESS_SHIFT         8
#define BCHP_PCIE_INTR2_PCI_SET_PCIE_TGT_BAD_ADDRESS_DEFAULT       0

/* PCIE_INTR2 :: PCI_SET :: L1_RX_DMA_ERR_INTR [07:07] */
#define BCHP_PCIE_INTR2_PCI_SET_L1_RX_DMA_ERR_INTR_MASK            0x00000080
#define BCHP_PCIE_INTR2_PCI_SET_L1_RX_DMA_ERR_INTR_SHIFT           7
#define BCHP_PCIE_INTR2_PCI_SET_L1_RX_DMA_ERR_INTR_DEFAULT         0

/* PCIE_INTR2 :: PCI_SET :: L1_RX_DMA_DONE_INTR [06:06] */
#define BCHP_PCIE_INTR2_PCI_SET_L1_RX_DMA_DONE_INTR_MASK           0x00000040
#define BCHP_PCIE_INTR2_PCI_SET_L1_RX_DMA_DONE_INTR_SHIFT          6
#define BCHP_PCIE_INTR2_PCI_SET_L1_RX_DMA_DONE_INTR_DEFAULT        0

/* PCIE_INTR2 :: PCI_SET :: L1_TX_DMA_ERR_INTR [05:05] */
#define BCHP_PCIE_INTR2_PCI_SET_L1_TX_DMA_ERR_INTR_MASK            0x00000020
#define BCHP_PCIE_INTR2_PCI_SET_L1_TX_DMA_ERR_INTR_SHIFT           5
#define BCHP_PCIE_INTR2_PCI_SET_L1_TX_DMA_ERR_INTR_DEFAULT         0

/* PCIE_INTR2 :: PCI_SET :: L1_TX_DMA_DONE_INTR [04:04] */
#define BCHP_PCIE_INTR2_PCI_SET_L1_TX_DMA_DONE_INTR_MASK           0x00000010
#define BCHP_PCIE_INTR2_PCI_SET_L1_TX_DMA_DONE_INTR_SHIFT          4
#define BCHP_PCIE_INTR2_PCI_SET_L1_TX_DMA_DONE_INTR_DEFAULT        0

/* PCIE_INTR2 :: PCI_SET :: L0_RX_DMA_ERR_INTR [03:03] */
#define BCHP_PCIE_INTR2_PCI_SET_L0_RX_DMA_ERR_INTR_MASK            0x00000008
#define BCHP_PCIE_INTR2_PCI_SET_L0_RX_DMA_ERR_INTR_SHIFT           3
#define BCHP_PCIE_INTR2_PCI_SET_L0_RX_DMA_ERR_INTR_DEFAULT         0

/* PCIE_INTR2 :: PCI_SET :: L0_RX_DMA_DONE_INTR [02:02] */
#define BCHP_PCIE_INTR2_PCI_SET_L0_RX_DMA_DONE_INTR_MASK           0x00000004
#define BCHP_PCIE_INTR2_PCI_SET_L0_RX_DMA_DONE_INTR_SHIFT          2
#define BCHP_PCIE_INTR2_PCI_SET_L0_RX_DMA_DONE_INTR_DEFAULT        0

/* PCIE_INTR2 :: PCI_SET :: L0_TX_DMA_ERR_INTR [01:01] */
#define BCHP_PCIE_INTR2_PCI_SET_L0_TX_DMA_ERR_INTR_MASK            0x00000002
#define BCHP_PCIE_INTR2_PCI_SET_L0_TX_DMA_ERR_INTR_SHIFT           1
#define BCHP_PCIE_INTR2_PCI_SET_L0_TX_DMA_ERR_INTR_DEFAULT         0

/* PCIE_INTR2 :: PCI_SET :: L0_TX_DMA_DONE_INTR [00:00] */
#define BCHP_PCIE_INTR2_PCI_SET_L0_TX_DMA_DONE_INTR_MASK           0x00000001
#define BCHP_PCIE_INTR2_PCI_SET_L0_TX_DMA_DONE_INTR_SHIFT          0
#define BCHP_PCIE_INTR2_PCI_SET_L0_TX_DMA_DONE_INTR_DEFAULT        0

/***************************************************************************
 *PCI_CLEAR - PCI interrupt Clear Register
 ***************************************************************************/
/* PCIE_INTR2 :: PCI_CLEAR :: MSI_INTR07 [31:31] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR07_MASK                  0x80000000
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR07_SHIFT                 31
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR07_DEFAULT               0

/* PCIE_INTR2 :: PCI_CLEAR :: MSI_INTR06 [30:30] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR06_MASK                  0x40000000
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR06_SHIFT                 30
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR06_DEFAULT               0

/* PCIE_INTR2 :: PCI_CLEAR :: MSI_INTR05 [29:29] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR05_MASK                  0x20000000
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR05_SHIFT                 29
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR05_DEFAULT               0

/* PCIE_INTR2 :: PCI_CLEAR :: MSI_INTR04 [28:28] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR04_MASK                  0x10000000
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR04_SHIFT                 28
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR04_DEFAULT               0

/* PCIE_INTR2 :: PCI_CLEAR :: MSI_INTR03 [27:27] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR03_MASK                  0x08000000
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR03_SHIFT                 27
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR03_DEFAULT               0

/* PCIE_INTR2 :: PCI_CLEAR :: MSI_INTR02 [26:26] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR02_MASK                  0x04000000
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR02_SHIFT                 26
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR02_DEFAULT               0

/* PCIE_INTR2 :: PCI_CLEAR :: MSI_INTR01 [25:25] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR01_MASK                  0x02000000
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR01_SHIFT                 25
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR01_DEFAULT               0

/* PCIE_INTR2 :: PCI_CLEAR :: MSI_INTR00 [24:24] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR00_MASK                  0x01000000
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR00_SHIFT                 24
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR00_DEFAULT               0

/* PCIE_INTR2 :: PCI_CLEAR :: UNASSIGNED_23 [23:23] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_23_MASK               0x00800000
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_23_SHIFT              23
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_23_DEFAULT            0

/* PCIE_INTR2 :: PCI_CLEAR :: UNASSIGNED_22 [22:22] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_22_MASK               0x00400000
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_22_SHIFT              22
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_22_DEFAULT            0

/* PCIE_INTR2 :: PCI_CLEAR :: UNASSIGNED_21 [21:21] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_21_MASK               0x00200000
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_21_SHIFT              21
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_21_DEFAULT            0

/* PCIE_INTR2 :: PCI_CLEAR :: UNASSIGNED_20 [20:20] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_20_MASK               0x00100000
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_20_SHIFT              20
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_20_DEFAULT            0

/* PCIE_INTR2 :: PCI_CLEAR :: MAILBOX_3 [19:19] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_MAILBOX_3_MASK                   0x00080000
#define BCHP_PCIE_INTR2_PCI_CLEAR_MAILBOX_3_SHIFT                  19
#define BCHP_PCIE_INTR2_PCI_CLEAR_MAILBOX_3_DEFAULT                0

/* PCIE_INTR2 :: PCI_CLEAR :: MAILBOX_2 [18:18] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_MAILBOX_2_MASK                   0x00040000
#define BCHP_PCIE_INTR2_PCI_CLEAR_MAILBOX_2_SHIFT                  18
#define BCHP_PCIE_INTR2_PCI_CLEAR_MAILBOX_2_DEFAULT                0

/* PCIE_INTR2 :: PCI_CLEAR :: MAILBOX_1 [17:17] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_MAILBOX_1_MASK                   0x00020000
#define BCHP_PCIE_INTR2_PCI_CLEAR_MAILBOX_1_SHIFT                  17
#define BCHP_PCIE_INTR2_PCI_CLEAR_MAILBOX_1_DEFAULT                0

/* PCIE_INTR2 :: PCI_CLEAR :: MAILBOX_0 [16:16] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_MAILBOX_0_MASK                   0x00010000
#define BCHP_PCIE_INTR2_PCI_CLEAR_MAILBOX_0_SHIFT                  16
#define BCHP_PCIE_INTR2_PCI_CLEAR_MAILBOX_0_DEFAULT                0

/* PCIE_INTR2 :: PCI_CLEAR :: PCIE_MSTR_FWD_ERR [15:15] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_PCIE_MSTR_FWD_ERR_MASK           0x00008000
#define BCHP_PCIE_INTR2_PCI_CLEAR_PCIE_MSTR_FWD_ERR_SHIFT          15
#define BCHP_PCIE_INTR2_PCI_CLEAR_PCIE_MSTR_FWD_ERR_DEFAULT        0

/* PCIE_INTR2 :: PCI_CLEAR :: PCIE_MSTR_RETRY_TIMEOUT [14:14] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_PCIE_MSTR_RETRY_TIMEOUT_MASK     0x00004000
#define BCHP_PCIE_INTR2_PCI_CLEAR_PCIE_MSTR_RETRY_TIMEOUT_SHIFT    14
#define BCHP_PCIE_INTR2_PCI_CLEAR_PCIE_MSTR_RETRY_TIMEOUT_DEFAULT  0

/* PCIE_INTR2 :: PCI_CLEAR :: PCIE_MSTR_CA_ATTN [13:13] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_PCIE_MSTR_CA_ATTN_MASK           0x00002000
#define BCHP_PCIE_INTR2_PCI_CLEAR_PCIE_MSTR_CA_ATTN_SHIFT          13
#define BCHP_PCIE_INTR2_PCI_CLEAR_PCIE_MSTR_CA_ATTN_DEFAULT        0

/* PCIE_INTR2 :: PCI_CLEAR :: PCIE_MSTR_UR_ATTN [12:12] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_PCIE_MSTR_UR_ATTN_MASK           0x00001000
#define BCHP_PCIE_INTR2_PCI_CLEAR_PCIE_MSTR_UR_ATTN_SHIFT          12
#define BCHP_PCIE_INTR2_PCI_CLEAR_PCIE_MSTR_UR_ATTN_DEFAULT        0

/* PCIE_INTR2 :: PCI_CLEAR :: UNASSIGNED_11 [11:11] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_11_MASK               0x00000800
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_11_SHIFT              11
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_11_DEFAULT            0

/* PCIE_INTR2 :: PCI_CLEAR :: UNASSIGNED_10 [10:10] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_10_MASK               0x00000400
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_10_SHIFT              10
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_10_DEFAULT            0

/* PCIE_INTR2 :: PCI_CLEAR :: PCIE_TGT_BAD_ACCESS [09:09] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_PCIE_TGT_BAD_ACCESS_MASK         0x00000200
#define BCHP_PCIE_INTR2_PCI_CLEAR_PCIE_TGT_BAD_ACCESS_SHIFT        9
#define BCHP_PCIE_INTR2_PCI_CLEAR_PCIE_TGT_BAD_ACCESS_DEFAULT      0

/* PCIE_INTR2 :: PCI_CLEAR :: PCIE_TGT_BAD_ADDRESS [08:08] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_PCIE_TGT_BAD_ADDRESS_MASK        0x00000100
#define BCHP_PCIE_INTR2_PCI_CLEAR_PCIE_TGT_BAD_ADDRESS_SHIFT       8
#define BCHP_PCIE_INTR2_PCI_CLEAR_PCIE_TGT_BAD_ADDRESS_DEFAULT     0

/* PCIE_INTR2 :: PCI_CLEAR :: L1_RX_DMA_ERR_INTR [07:07] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_L1_RX_DMA_ERR_INTR_MASK          0x00000080
#define BCHP_PCIE_INTR2_PCI_CLEAR_L1_RX_DMA_ERR_INTR_SHIFT         7
#define BCHP_PCIE_INTR2_PCI_CLEAR_L1_RX_DMA_ERR_INTR_DEFAULT       0

/* PCIE_INTR2 :: PCI_CLEAR :: L1_RX_DMA_DONE_INTR [06:06] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_L1_RX_DMA_DONE_INTR_MASK         0x00000040
#define BCHP_PCIE_INTR2_PCI_CLEAR_L1_RX_DMA_DONE_INTR_SHIFT        6
#define BCHP_PCIE_INTR2_PCI_CLEAR_L1_RX_DMA_DONE_INTR_DEFAULT      0

/* PCIE_INTR2 :: PCI_CLEAR :: L1_TX_DMA_ERR_INTR [05:05] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_L1_TX_DMA_ERR_INTR_MASK          0x00000020
#define BCHP_PCIE_INTR2_PCI_CLEAR_L1_TX_DMA_ERR_INTR_SHIFT         5
#define BCHP_PCIE_INTR2_PCI_CLEAR_L1_TX_DMA_ERR_INTR_DEFAULT       0

/* PCIE_INTR2 :: PCI_CLEAR :: L1_TX_DMA_DONE_INTR [04:04] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_L1_TX_DMA_DONE_INTR_MASK         0x00000010
#define BCHP_PCIE_INTR2_PCI_CLEAR_L1_TX_DMA_DONE_INTR_SHIFT        4
#define BCHP_PCIE_INTR2_PCI_CLEAR_L1_TX_DMA_DONE_INTR_DEFAULT      0

/* PCIE_INTR2 :: PCI_CLEAR :: L0_RX_DMA_ERR_INTR [03:03] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_L0_RX_DMA_ERR_INTR_MASK          0x00000008
#define BCHP_PCIE_INTR2_PCI_CLEAR_L0_RX_DMA_ERR_INTR_SHIFT         3
#define BCHP_PCIE_INTR2_PCI_CLEAR_L0_RX_DMA_ERR_INTR_DEFAULT       0

/* PCIE_INTR2 :: PCI_CLEAR :: L0_RX_DMA_DONE_INTR [02:02] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_L0_RX_DMA_DONE_INTR_MASK         0x00000004
#define BCHP_PCIE_INTR2_PCI_CLEAR_L0_RX_DMA_DONE_INTR_SHIFT        2
#define BCHP_PCIE_INTR2_PCI_CLEAR_L0_RX_DMA_DONE_INTR_DEFAULT      0

/* PCIE_INTR2 :: PCI_CLEAR :: L0_TX_DMA_ERR_INTR [01:01] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_L0_TX_DMA_ERR_INTR_MASK          0x00000002
#define BCHP_PCIE_INTR2_PCI_CLEAR_L0_TX_DMA_ERR_INTR_SHIFT         1
#define BCHP_PCIE_INTR2_PCI_CLEAR_L0_TX_DMA_ERR_INTR_DEFAULT       0

/* PCIE_INTR2 :: PCI_CLEAR :: L0_TX_DMA_DONE_INTR [00:00] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_L0_TX_DMA_DONE_INTR_MASK         0x00000001
#define BCHP_PCIE_INTR2_PCI_CLEAR_L0_TX_DMA_DONE_INTR_SHIFT        0
#define BCHP_PCIE_INTR2_PCI_CLEAR_L0_TX_DMA_DONE_INTR_DEFAULT      0

/***************************************************************************
 *PCI_MASK_STATUS - PCI interrupt Mask Status Register
 ***************************************************************************/
/* PCIE_INTR2 :: PCI_MASK_STATUS :: MSI_INTR07 [31:31] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR07_MASK            0x80000000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR07_SHIFT           31
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR07_DEFAULT         1

/* PCIE_INTR2 :: PCI_MASK_STATUS :: MSI_INTR06 [30:30] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR06_MASK            0x40000000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR06_SHIFT           30
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR06_DEFAULT         1

/* PCIE_INTR2 :: PCI_MASK_STATUS :: MSI_INTR05 [29:29] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR05_MASK            0x20000000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR05_SHIFT           29
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR05_DEFAULT         1

/* PCIE_INTR2 :: PCI_MASK_STATUS :: MSI_INTR04 [28:28] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR04_MASK            0x10000000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR04_SHIFT           28
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR04_DEFAULT         1

/* PCIE_INTR2 :: PCI_MASK_STATUS :: MSI_INTR03 [27:27] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR03_MASK            0x08000000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR03_SHIFT           27
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR03_DEFAULT         1

/* PCIE_INTR2 :: PCI_MASK_STATUS :: MSI_INTR02 [26:26] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR02_MASK            0x04000000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR02_SHIFT           26
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR02_DEFAULT         1

/* PCIE_INTR2 :: PCI_MASK_STATUS :: MSI_INTR01 [25:25] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR01_MASK            0x02000000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR01_SHIFT           25
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR01_DEFAULT         1

/* PCIE_INTR2 :: PCI_MASK_STATUS :: MSI_INTR00 [24:24] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR00_MASK            0x01000000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR00_SHIFT           24
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR00_DEFAULT         1

/* PCIE_INTR2 :: PCI_MASK_STATUS :: UNASSIGNED_23 [23:23] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_23_MASK         0x00800000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_23_SHIFT        23
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_23_DEFAULT      1

/* PCIE_INTR2 :: PCI_MASK_STATUS :: UNASSIGNED_22 [22:22] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_22_MASK         0x00400000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_22_SHIFT        22
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_22_DEFAULT      1

/* PCIE_INTR2 :: PCI_MASK_STATUS :: UNASSIGNED_21 [21:21] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_21_MASK         0x00200000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_21_SHIFT        21
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_21_DEFAULT      1

/* PCIE_INTR2 :: PCI_MASK_STATUS :: UNASSIGNED_20 [20:20] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_20_MASK         0x00100000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_20_SHIFT        20
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_20_DEFAULT      1

/* PCIE_INTR2 :: PCI_MASK_STATUS :: MAILBOX_3 [19:19] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MAILBOX_3_MASK             0x00080000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MAILBOX_3_SHIFT            19
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MAILBOX_3_DEFAULT          1

/* PCIE_INTR2 :: PCI_MASK_STATUS :: MAILBOX_2 [18:18] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MAILBOX_2_MASK             0x00040000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MAILBOX_2_SHIFT            18
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MAILBOX_2_DEFAULT          1

/* PCIE_INTR2 :: PCI_MASK_STATUS :: MAILBOX_1 [17:17] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MAILBOX_1_MASK             0x00020000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MAILBOX_1_SHIFT            17
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MAILBOX_1_DEFAULT          1

/* PCIE_INTR2 :: PCI_MASK_STATUS :: MAILBOX_0 [16:16] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MAILBOX_0_MASK             0x00010000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MAILBOX_0_SHIFT            16
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MAILBOX_0_DEFAULT          1

/* PCIE_INTR2 :: PCI_MASK_STATUS :: PCIE_MSTR_FWD_ERR [15:15] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_PCIE_MSTR_FWD_ERR_MASK     0x00008000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_PCIE_MSTR_FWD_ERR_SHIFT    15
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_PCIE_MSTR_FWD_ERR_DEFAULT  1

/* PCIE_INTR2 :: PCI_MASK_STATUS :: PCIE_MSTR_RETRY_TIMEOUT [14:14] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_PCIE_MSTR_RETRY_TIMEOUT_MASK 0x00004000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_PCIE_MSTR_RETRY_TIMEOUT_SHIFT 14
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_PCIE_MSTR_RETRY_TIMEOUT_DEFAULT 1

/* PCIE_INTR2 :: PCI_MASK_STATUS :: PCIE_MSTR_CA_ATTN [13:13] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_PCIE_MSTR_CA_ATTN_MASK     0x00002000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_PCIE_MSTR_CA_ATTN_SHIFT    13
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_PCIE_MSTR_CA_ATTN_DEFAULT  1

/* PCIE_INTR2 :: PCI_MASK_STATUS :: PCIE_MSTR_UR_ATTN [12:12] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_PCIE_MSTR_UR_ATTN_MASK     0x00001000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_PCIE_MSTR_UR_ATTN_SHIFT    12
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_PCIE_MSTR_UR_ATTN_DEFAULT  1

/* PCIE_INTR2 :: PCI_MASK_STATUS :: UNASSIGNED_11 [11:11] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_11_MASK         0x00000800
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_11_SHIFT        11
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_11_DEFAULT      1

/* PCIE_INTR2 :: PCI_MASK_STATUS :: UNASSIGNED_10 [10:10] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_10_MASK         0x00000400
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_10_SHIFT        10
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_10_DEFAULT      1

/* PCIE_INTR2 :: PCI_MASK_STATUS :: PCIE_TGT_BAD_ACCESS [09:09] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_PCIE_TGT_BAD_ACCESS_MASK   0x00000200
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_PCIE_TGT_BAD_ACCESS_SHIFT  9
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_PCIE_TGT_BAD_ACCESS_DEFAULT 1

/* PCIE_INTR2 :: PCI_MASK_STATUS :: PCIE_TGT_BAD_ADDRESS [08:08] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_PCIE_TGT_BAD_ADDRESS_MASK  0x00000100
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_PCIE_TGT_BAD_ADDRESS_SHIFT 8
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_PCIE_TGT_BAD_ADDRESS_DEFAULT 1

/* PCIE_INTR2 :: PCI_MASK_STATUS :: L1_RX_DMA_ERR_INTR [07:07] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L1_RX_DMA_ERR_INTR_MASK    0x00000080
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L1_RX_DMA_ERR_INTR_SHIFT   7
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L1_RX_DMA_ERR_INTR_DEFAULT 1

/* PCIE_INTR2 :: PCI_MASK_STATUS :: L1_RX_DMA_DONE_INTR [06:06] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L1_RX_DMA_DONE_INTR_MASK   0x00000040
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L1_RX_DMA_DONE_INTR_SHIFT  6
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L1_RX_DMA_DONE_INTR_DEFAULT 1

/* PCIE_INTR2 :: PCI_MASK_STATUS :: L1_TX_DMA_ERR_INTR [05:05] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L1_TX_DMA_ERR_INTR_MASK    0x00000020
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L1_TX_DMA_ERR_INTR_SHIFT   5
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L1_TX_DMA_ERR_INTR_DEFAULT 1

/* PCIE_INTR2 :: PCI_MASK_STATUS :: L1_TX_DMA_DONE_INTR [04:04] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L1_TX_DMA_DONE_INTR_MASK   0x00000010
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L1_TX_DMA_DONE_INTR_SHIFT  4
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L1_TX_DMA_DONE_INTR_DEFAULT 1

/* PCIE_INTR2 :: PCI_MASK_STATUS :: L0_RX_DMA_ERR_INTR [03:03] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L0_RX_DMA_ERR_INTR_MASK    0x00000008
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L0_RX_DMA_ERR_INTR_SHIFT   3
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L0_RX_DMA_ERR_INTR_DEFAULT 1

/* PCIE_INTR2 :: PCI_MASK_STATUS :: L0_RX_DMA_DONE_INTR [02:02] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L0_RX_DMA_DONE_INTR_MASK   0x00000004
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L0_RX_DMA_DONE_INTR_SHIFT  2
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L0_RX_DMA_DONE_INTR_DEFAULT 1

/* PCIE_INTR2 :: PCI_MASK_STATUS :: L0_TX_DMA_ERR_INTR [01:01] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L0_TX_DMA_ERR_INTR_MASK    0x00000002
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L0_TX_DMA_ERR_INTR_SHIFT   1
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L0_TX_DMA_ERR_INTR_DEFAULT 1

/* PCIE_INTR2 :: PCI_MASK_STATUS :: L0_TX_DMA_DONE_INTR [00:00] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L0_TX_DMA_DONE_INTR_MASK   0x00000001
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L0_TX_DMA_DONE_INTR_SHIFT  0
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L0_TX_DMA_DONE_INTR_DEFAULT 1

/***************************************************************************
 *PCI_MASK_SET - PCI interrupt Mask Set Register
 ***************************************************************************/
/* PCIE_INTR2 :: PCI_MASK_SET :: MSI_INTR07 [31:31] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR07_MASK               0x80000000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR07_SHIFT              31
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR07_DEFAULT            1

/* PCIE_INTR2 :: PCI_MASK_SET :: MSI_INTR06 [30:30] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR06_MASK               0x40000000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR06_SHIFT              30
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR06_DEFAULT            1

/* PCIE_INTR2 :: PCI_MASK_SET :: MSI_INTR05 [29:29] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR05_MASK               0x20000000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR05_SHIFT              29
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR05_DEFAULT            1

/* PCIE_INTR2 :: PCI_MASK_SET :: MSI_INTR04 [28:28] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR04_MASK               0x10000000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR04_SHIFT              28
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR04_DEFAULT            1

/* PCIE_INTR2 :: PCI_MASK_SET :: MSI_INTR03 [27:27] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR03_MASK               0x08000000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR03_SHIFT              27
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR03_DEFAULT            1

/* PCIE_INTR2 :: PCI_MASK_SET :: MSI_INTR02 [26:26] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR02_MASK               0x04000000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR02_SHIFT              26
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR02_DEFAULT            1

/* PCIE_INTR2 :: PCI_MASK_SET :: MSI_INTR01 [25:25] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR01_MASK               0x02000000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR01_SHIFT              25
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR01_DEFAULT            1

/* PCIE_INTR2 :: PCI_MASK_SET :: MSI_INTR00 [24:24] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR00_MASK               0x01000000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR00_SHIFT              24
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR00_DEFAULT            1

/* PCIE_INTR2 :: PCI_MASK_SET :: UNASSIGNED_23 [23:23] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_23_MASK            0x00800000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_23_SHIFT           23
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_23_DEFAULT         1

/* PCIE_INTR2 :: PCI_MASK_SET :: UNASSIGNED_22 [22:22] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_22_MASK            0x00400000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_22_SHIFT           22
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_22_DEFAULT         1

/* PCIE_INTR2 :: PCI_MASK_SET :: UNASSIGNED_21 [21:21] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_21_MASK            0x00200000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_21_SHIFT           21
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_21_DEFAULT         1

/* PCIE_INTR2 :: PCI_MASK_SET :: UNASSIGNED_20 [20:20] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_20_MASK            0x00100000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_20_SHIFT           20
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_20_DEFAULT         1

/* PCIE_INTR2 :: PCI_MASK_SET :: MAILBOX_3 [19:19] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MAILBOX_3_MASK                0x00080000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MAILBOX_3_SHIFT               19
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MAILBOX_3_DEFAULT             1

/* PCIE_INTR2 :: PCI_MASK_SET :: MAILBOX_2 [18:18] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MAILBOX_2_MASK                0x00040000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MAILBOX_2_SHIFT               18
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MAILBOX_2_DEFAULT             1

/* PCIE_INTR2 :: PCI_MASK_SET :: MAILBOX_1 [17:17] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MAILBOX_1_MASK                0x00020000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MAILBOX_1_SHIFT               17
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MAILBOX_1_DEFAULT             1

/* PCIE_INTR2 :: PCI_MASK_SET :: MAILBOX_0 [16:16] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MAILBOX_0_MASK                0x00010000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MAILBOX_0_SHIFT               16
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MAILBOX_0_DEFAULT             1

/* PCIE_INTR2 :: PCI_MASK_SET :: PCIE_MSTR_FWD_ERR [15:15] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_PCIE_MSTR_FWD_ERR_MASK        0x00008000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_PCIE_MSTR_FWD_ERR_SHIFT       15
#define BCHP_PCIE_INTR2_PCI_MASK_SET_PCIE_MSTR_FWD_ERR_DEFAULT     1

/* PCIE_INTR2 :: PCI_MASK_SET :: PCIE_MSTR_RETRY_TIMEOUT [14:14] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_PCIE_MSTR_RETRY_TIMEOUT_MASK  0x00004000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_PCIE_MSTR_RETRY_TIMEOUT_SHIFT 14
#define BCHP_PCIE_INTR2_PCI_MASK_SET_PCIE_MSTR_RETRY_TIMEOUT_DEFAULT 1

/* PCIE_INTR2 :: PCI_MASK_SET :: PCIE_MSTR_CA_ATTN [13:13] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_PCIE_MSTR_CA_ATTN_MASK        0x00002000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_PCIE_MSTR_CA_ATTN_SHIFT       13
#define BCHP_PCIE_INTR2_PCI_MASK_SET_PCIE_MSTR_CA_ATTN_DEFAULT     1

/* PCIE_INTR2 :: PCI_MASK_SET :: PCIE_MSTR_UR_ATTN [12:12] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_PCIE_MSTR_UR_ATTN_MASK        0x00001000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_PCIE_MSTR_UR_ATTN_SHIFT       12
#define BCHP_PCIE_INTR2_PCI_MASK_SET_PCIE_MSTR_UR_ATTN_DEFAULT     1

/* PCIE_INTR2 :: PCI_MASK_SET :: UNASSIGNED_11 [11:11] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_11_MASK            0x00000800
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_11_SHIFT           11
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_11_DEFAULT         1

/* PCIE_INTR2 :: PCI_MASK_SET :: UNASSIGNED_10 [10:10] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_10_MASK            0x00000400
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_10_SHIFT           10
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_10_DEFAULT         1

/* PCIE_INTR2 :: PCI_MASK_SET :: PCIE_TGT_BAD_ACCESS [09:09] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_PCIE_TGT_BAD_ACCESS_MASK      0x00000200
#define BCHP_PCIE_INTR2_PCI_MASK_SET_PCIE_TGT_BAD_ACCESS_SHIFT     9
#define BCHP_PCIE_INTR2_PCI_MASK_SET_PCIE_TGT_BAD_ACCESS_DEFAULT   1

/* PCIE_INTR2 :: PCI_MASK_SET :: PCIE_TGT_BAD_ADDRESS [08:08] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_PCIE_TGT_BAD_ADDRESS_MASK     0x00000100
#define BCHP_PCIE_INTR2_PCI_MASK_SET_PCIE_TGT_BAD_ADDRESS_SHIFT    8
#define BCHP_PCIE_INTR2_PCI_MASK_SET_PCIE_TGT_BAD_ADDRESS_DEFAULT  1

/* PCIE_INTR2 :: PCI_MASK_SET :: L1_RX_DMA_ERR_INTR [07:07] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L1_RX_DMA_ERR_INTR_MASK       0x00000080
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L1_RX_DMA_ERR_INTR_SHIFT      7
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L1_RX_DMA_ERR_INTR_DEFAULT    1

/* PCIE_INTR2 :: PCI_MASK_SET :: L1_RX_DMA_DONE_INTR [06:06] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L1_RX_DMA_DONE_INTR_MASK      0x00000040
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L1_RX_DMA_DONE_INTR_SHIFT     6
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L1_RX_DMA_DONE_INTR_DEFAULT   1

/* PCIE_INTR2 :: PCI_MASK_SET :: L1_TX_DMA_ERR_INTR [05:05] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L1_TX_DMA_ERR_INTR_MASK       0x00000020
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L1_TX_DMA_ERR_INTR_SHIFT      5
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L1_TX_DMA_ERR_INTR_DEFAULT    1

/* PCIE_INTR2 :: PCI_MASK_SET :: L1_TX_DMA_DONE_INTR [04:04] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L1_TX_DMA_DONE_INTR_MASK      0x00000010
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L1_TX_DMA_DONE_INTR_SHIFT     4
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L1_TX_DMA_DONE_INTR_DEFAULT   1

/* PCIE_INTR2 :: PCI_MASK_SET :: L0_RX_DMA_ERR_INTR [03:03] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L0_RX_DMA_ERR_INTR_MASK       0x00000008
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L0_RX_DMA_ERR_INTR_SHIFT      3
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L0_RX_DMA_ERR_INTR_DEFAULT    1

/* PCIE_INTR2 :: PCI_MASK_SET :: L0_RX_DMA_DONE_INTR [02:02] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L0_RX_DMA_DONE_INTR_MASK      0x00000004
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L0_RX_DMA_DONE_INTR_SHIFT     2
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L0_RX_DMA_DONE_INTR_DEFAULT   1

/* PCIE_INTR2 :: PCI_MASK_SET :: L0_TX_DMA_ERR_INTR [01:01] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L0_TX_DMA_ERR_INTR_MASK       0x00000002
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L0_TX_DMA_ERR_INTR_SHIFT      1
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L0_TX_DMA_ERR_INTR_DEFAULT    1

/* PCIE_INTR2 :: PCI_MASK_SET :: L0_TX_DMA_DONE_INTR [00:00] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L0_TX_DMA_DONE_INTR_MASK      0x00000001
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L0_TX_DMA_DONE_INTR_SHIFT     0
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L0_TX_DMA_DONE_INTR_DEFAULT   1

/***************************************************************************
 *PCI_MASK_CLEAR - PCI interrupt Mask Clear Register
 ***************************************************************************/
/* PCIE_INTR2 :: PCI_MASK_CLEAR :: MSI_INTR07 [31:31] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR07_MASK             0x80000000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR07_SHIFT            31
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR07_DEFAULT          1

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: MSI_INTR06 [30:30] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR06_MASK             0x40000000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR06_SHIFT            30
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR06_DEFAULT          1

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: MSI_INTR05 [29:29] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR05_MASK             0x20000000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR05_SHIFT            29
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR05_DEFAULT          1

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: MSI_INTR04 [28:28] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR04_MASK             0x10000000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR04_SHIFT            28
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR04_DEFAULT          1

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: MSI_INTR03 [27:27] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR03_MASK             0x08000000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR03_SHIFT            27
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR03_DEFAULT          1

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: MSI_INTR02 [26:26] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR02_MASK             0x04000000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR02_SHIFT            26
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR02_DEFAULT          1

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: MSI_INTR01 [25:25] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR01_MASK             0x02000000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR01_SHIFT            25
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR01_DEFAULT          1

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: MSI_INTR00 [24:24] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR00_MASK             0x01000000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR00_SHIFT            24
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR00_DEFAULT          1

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: UNASSIGNED_23 [23:23] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_23_MASK          0x00800000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_23_SHIFT         23
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_23_DEFAULT       1

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: UNASSIGNED_22 [22:22] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_22_MASK          0x00400000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_22_SHIFT         22
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_22_DEFAULT       1

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: UNASSIGNED_21 [21:21] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_21_MASK          0x00200000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_21_SHIFT         21
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_21_DEFAULT       1

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: UNASSIGNED_20 [20:20] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_20_MASK          0x00100000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_20_SHIFT         20
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_20_DEFAULT       1

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: MAILBOX_3 [19:19] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MAILBOX_3_MASK              0x00080000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MAILBOX_3_SHIFT             19
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MAILBOX_3_DEFAULT           1

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: MAILBOX_2 [18:18] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MAILBOX_2_MASK              0x00040000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MAILBOX_2_SHIFT             18
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MAILBOX_2_DEFAULT           1

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: MAILBOX_1 [17:17] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MAILBOX_1_MASK              0x00020000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MAILBOX_1_SHIFT             17
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MAILBOX_1_DEFAULT           1

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: MAILBOX_0 [16:16] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MAILBOX_0_MASK              0x00010000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MAILBOX_0_SHIFT             16
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MAILBOX_0_DEFAULT           1

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: PCIE_MSTR_FWD_ERR [15:15] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_PCIE_MSTR_FWD_ERR_MASK      0x00008000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_PCIE_MSTR_FWD_ERR_SHIFT     15
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_PCIE_MSTR_FWD_ERR_DEFAULT   1

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: PCIE_MSTR_RETRY_TIMEOUT [14:14] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_PCIE_MSTR_RETRY_TIMEOUT_MASK 0x00004000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_PCIE_MSTR_RETRY_TIMEOUT_SHIFT 14
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_PCIE_MSTR_RETRY_TIMEOUT_DEFAULT 1

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: PCIE_MSTR_CA_ATTN [13:13] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_PCIE_MSTR_CA_ATTN_MASK      0x00002000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_PCIE_MSTR_CA_ATTN_SHIFT     13
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_PCIE_MSTR_CA_ATTN_DEFAULT   1

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: PCIE_MSTR_UR_ATTN [12:12] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_PCIE_MSTR_UR_ATTN_MASK      0x00001000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_PCIE_MSTR_UR_ATTN_SHIFT     12
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_PCIE_MSTR_UR_ATTN_DEFAULT   1

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: UNASSIGNED_11 [11:11] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_11_MASK          0x00000800
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_11_SHIFT         11
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_11_DEFAULT       1

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: UNASSIGNED_10 [10:10] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_10_MASK          0x00000400
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_10_SHIFT         10
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_10_DEFAULT       1

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: PCIE_TGT_BAD_ACCESS [09:09] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_PCIE_TGT_BAD_ACCESS_MASK    0x00000200
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_PCIE_TGT_BAD_ACCESS_SHIFT   9
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_PCIE_TGT_BAD_ACCESS_DEFAULT 1

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: PCIE_TGT_BAD_ADDRESS [08:08] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_PCIE_TGT_BAD_ADDRESS_MASK   0x00000100
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_PCIE_TGT_BAD_ADDRESS_SHIFT  8
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_PCIE_TGT_BAD_ADDRESS_DEFAULT 1

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: L1_RX_DMA_ERR_INTR [07:07] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L1_RX_DMA_ERR_INTR_MASK     0x00000080
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L1_RX_DMA_ERR_INTR_SHIFT    7
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L1_RX_DMA_ERR_INTR_DEFAULT  1

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: L1_RX_DMA_DONE_INTR [06:06] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L1_RX_DMA_DONE_INTR_MASK    0x00000040
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L1_RX_DMA_DONE_INTR_SHIFT   6
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L1_RX_DMA_DONE_INTR_DEFAULT 1

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: L1_TX_DMA_ERR_INTR [05:05] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L1_TX_DMA_ERR_INTR_MASK     0x00000020
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L1_TX_DMA_ERR_INTR_SHIFT    5
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L1_TX_DMA_ERR_INTR_DEFAULT  1

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: L1_TX_DMA_DONE_INTR [04:04] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L1_TX_DMA_DONE_INTR_MASK    0x00000010
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L1_TX_DMA_DONE_INTR_SHIFT   4
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L1_TX_DMA_DONE_INTR_DEFAULT 1

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: L0_RX_DMA_ERR_INTR [03:03] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L0_RX_DMA_ERR_INTR_MASK     0x00000008
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L0_RX_DMA_ERR_INTR_SHIFT    3
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L0_RX_DMA_ERR_INTR_DEFAULT  1

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: L0_RX_DMA_DONE_INTR [02:02] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L0_RX_DMA_DONE_INTR_MASK    0x00000004
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L0_RX_DMA_DONE_INTR_SHIFT   2
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L0_RX_DMA_DONE_INTR_DEFAULT 1

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: L0_TX_DMA_ERR_INTR [01:01] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L0_TX_DMA_ERR_INTR_MASK     0x00000002
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L0_TX_DMA_ERR_INTR_SHIFT    1
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L0_TX_DMA_ERR_INTR_DEFAULT  1

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: L0_TX_DMA_DONE_INTR [00:00] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L0_TX_DMA_DONE_INTR_MASK    0x00000001
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L0_TX_DMA_DONE_INTR_SHIFT   0
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L0_TX_DMA_DONE_INTR_DEFAULT 1

#endif /* #ifndef BCHP_PCIE_INTR2_H__ */

/* End of File */