/***************************************************************************
 *     Copyright (c) 1999-2009, Broadcom Corporation
 *
 * This program is free software; you can redistribute it and/or modify
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 * published by the Free Software Foundation.
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 * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
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 * along with this program; if not, write to the Free Software
 * Foundation, Inc., 59 Temple Place - Suite 330, Boston, MA 02111-1307, USA.
 *
 * Module Description:
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 *
 * This module was generated magically with RDB from a source description
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 *
 *
 * Date:           Generated on         Tue Nov 17 17:06:47 2009
 *                 MD5 Checksum         c5a869a181cd53ce96d34b0e7ab357f3
 *
 * Compiled with:  RDB Utility          combo_header.pl
 *                 RDB Parser           3.0
 *                 unknown              unknown
 *                 Perl Interpreter     5.008008
 *                 Operating System     linux
 *
 * Revision History:
 *
 * $brcm_Log: /magnum/basemodules/chp/7420/rdb/c0/bchp_pcie_intr2.h $
 * 
 * Hydra_Software_Devel/1   11/17/09 9:52p albertl
 * SW7420-455: Initial revision.
 *
 ***************************************************************************/

#ifndef BCHP_PCIE_INTR2_H__
#define BCHP_PCIE_INTR2_H__

/***************************************************************************
 *PCIE_INTR2 - PCI-E L2 Interrupt Controller Registers
 ***************************************************************************/
#define BCHP_PCIE_INTR2_CPU_STATUS               0x00454300 /* CPU interrupt Status Register */
#define BCHP_PCIE_INTR2_CPU_SET                  0x00454304 /* CPU interrupt Set Register */
#define BCHP_PCIE_INTR2_CPU_CLEAR                0x00454308 /* CPU interrupt Clear Register */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS          0x0045430c /* CPU interrupt Mask Status Register */
#define BCHP_PCIE_INTR2_CPU_MASK_SET             0x00454310 /* CPU interrupt Mask Set Register */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR           0x00454314 /* CPU interrupt Mask Clear Register */
#define BCHP_PCIE_INTR2_PCI_STATUS               0x00454318 /* PCI interrupt Status Register */
#define BCHP_PCIE_INTR2_PCI_SET                  0x0045431c /* PCI interrupt Set Register */
#define BCHP_PCIE_INTR2_PCI_CLEAR                0x00454320 /* PCI interrupt Clear Register */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS          0x00454324 /* PCI interrupt Mask Status Register */
#define BCHP_PCIE_INTR2_PCI_MASK_SET             0x00454328 /* PCI interrupt Mask Set Register */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR           0x0045432c /* PCI interrupt Mask Clear Register */

/***************************************************************************
 *CPU_STATUS - CPU interrupt Status Register
 ***************************************************************************/
/* PCIE_INTR2 :: CPU_STATUS :: MSI_INTR07 [31:31] */
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR07_MASK                 0x80000000
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR07_SHIFT                31

/* PCIE_INTR2 :: CPU_STATUS :: MSI_INTR06 [30:30] */
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR06_MASK                 0x40000000
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR06_SHIFT                30

/* PCIE_INTR2 :: CPU_STATUS :: MSI_INTR05 [29:29] */
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR05_MASK                 0x20000000
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR05_SHIFT                29

/* PCIE_INTR2 :: CPU_STATUS :: MSI_INTR04 [28:28] */
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR04_MASK                 0x10000000
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR04_SHIFT                28

/* PCIE_INTR2 :: CPU_STATUS :: MSI_INTR03 [27:27] */
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR03_MASK                 0x08000000
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR03_SHIFT                27

/* PCIE_INTR2 :: CPU_STATUS :: MSI_INTR02 [26:26] */
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR02_MASK                 0x04000000
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR02_SHIFT                26

/* PCIE_INTR2 :: CPU_STATUS :: MSI_INTR01 [25:25] */
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR01_MASK                 0x02000000
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR01_SHIFT                25

/* PCIE_INTR2 :: CPU_STATUS :: MSI_INTR00 [24:24] */
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR00_MASK                 0x01000000
#define BCHP_PCIE_INTR2_CPU_STATUS_MSI_INTR00_SHIFT                24

/* PCIE_INTR2 :: CPU_STATUS :: UNASSIGNED_23 [23:23] */
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_23_MASK              0x00800000
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_23_SHIFT             23

/* PCIE_INTR2 :: CPU_STATUS :: UNASSIGNED_22 [22:22] */
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_22_MASK              0x00400000
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_22_SHIFT             22

/* PCIE_INTR2 :: CPU_STATUS :: UNASSIGNED_21 [21:21] */
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_21_MASK              0x00200000
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_21_SHIFT             21

/* PCIE_INTR2 :: CPU_STATUS :: UNASSIGNED_20 [20:20] */
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_20_MASK              0x00100000
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_20_SHIFT             20

/* PCIE_INTR2 :: CPU_STATUS :: UNASSIGNED_19 [19:19] */
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_19_MASK              0x00080000
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_19_SHIFT             19

/* PCIE_INTR2 :: CPU_STATUS :: UNASSIGNED_18 [18:18] */
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_18_MASK              0x00040000
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_18_SHIFT             18

/* PCIE_INTR2 :: CPU_STATUS :: UNASSIGNED_17 [17:17] */
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_17_MASK              0x00020000
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_17_SHIFT             17

/* PCIE_INTR2 :: CPU_STATUS :: UNASSIGNED_16 [16:16] */
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_16_MASK              0x00010000
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_16_SHIFT             16

/* PCIE_INTR2 :: CPU_STATUS :: PCIE_MSTR_FWD_ERR [15:15] */
#define BCHP_PCIE_INTR2_CPU_STATUS_PCIE_MSTR_FWD_ERR_MASK          0x00008000
#define BCHP_PCIE_INTR2_CPU_STATUS_PCIE_MSTR_FWD_ERR_SHIFT         15

/* PCIE_INTR2 :: CPU_STATUS :: PCIE_MSTR_RETRY_TIMEOUT [14:14] */
#define BCHP_PCIE_INTR2_CPU_STATUS_PCIE_MSTR_RETRY_TIMEOUT_MASK    0x00004000
#define BCHP_PCIE_INTR2_CPU_STATUS_PCIE_MSTR_RETRY_TIMEOUT_SHIFT   14

/* PCIE_INTR2 :: CPU_STATUS :: PCIE_MSTR_CA_ATTN [13:13] */
#define BCHP_PCIE_INTR2_CPU_STATUS_PCIE_MSTR_CA_ATTN_MASK          0x00002000
#define BCHP_PCIE_INTR2_CPU_STATUS_PCIE_MSTR_CA_ATTN_SHIFT         13

/* PCIE_INTR2 :: CPU_STATUS :: PCIE_MSTR_UR_ATTN [12:12] */
#define BCHP_PCIE_INTR2_CPU_STATUS_PCIE_MSTR_UR_ATTN_MASK          0x00001000
#define BCHP_PCIE_INTR2_CPU_STATUS_PCIE_MSTR_UR_ATTN_SHIFT         12

/* PCIE_INTR2 :: CPU_STATUS :: UNASSIGNED_11 [11:11] */
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_11_MASK              0x00000800
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_11_SHIFT             11

/* PCIE_INTR2 :: CPU_STATUS :: UNASSIGNED_10 [10:10] */
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_10_MASK              0x00000400
#define BCHP_PCIE_INTR2_CPU_STATUS_UNASSIGNED_10_SHIFT             10

/* PCIE_INTR2 :: CPU_STATUS :: PCIE_TGT_BAD_ACCESS [09:09] */
#define BCHP_PCIE_INTR2_CPU_STATUS_PCIE_TGT_BAD_ACCESS_MASK        0x00000200
#define BCHP_PCIE_INTR2_CPU_STATUS_PCIE_TGT_BAD_ACCESS_SHIFT       9

/* PCIE_INTR2 :: CPU_STATUS :: PCIE_TGT_BAD_ADDRESS [08:08] */
#define BCHP_PCIE_INTR2_CPU_STATUS_PCIE_TGT_BAD_ADDRESS_MASK       0x00000100
#define BCHP_PCIE_INTR2_CPU_STATUS_PCIE_TGT_BAD_ADDRESS_SHIFT      8

/* PCIE_INTR2 :: CPU_STATUS :: L1_RX_DMA_ERR_INTR [07:07] */
#define BCHP_PCIE_INTR2_CPU_STATUS_L1_RX_DMA_ERR_INTR_MASK         0x00000080
#define BCHP_PCIE_INTR2_CPU_STATUS_L1_RX_DMA_ERR_INTR_SHIFT        7

/* PCIE_INTR2 :: CPU_STATUS :: L1_RX_DMA_DONE_INTR [06:06] */
#define BCHP_PCIE_INTR2_CPU_STATUS_L1_RX_DMA_DONE_INTR_MASK        0x00000040
#define BCHP_PCIE_INTR2_CPU_STATUS_L1_RX_DMA_DONE_INTR_SHIFT       6

/* PCIE_INTR2 :: CPU_STATUS :: L1_TX_DMA_ERR_INTR [05:05] */
#define BCHP_PCIE_INTR2_CPU_STATUS_L1_TX_DMA_ERR_INTR_MASK         0x00000020
#define BCHP_PCIE_INTR2_CPU_STATUS_L1_TX_DMA_ERR_INTR_SHIFT        5

/* PCIE_INTR2 :: CPU_STATUS :: L1_TX_DMA_DONE_INTR [04:04] */
#define BCHP_PCIE_INTR2_CPU_STATUS_L1_TX_DMA_DONE_INTR_MASK        0x00000010
#define BCHP_PCIE_INTR2_CPU_STATUS_L1_TX_DMA_DONE_INTR_SHIFT       4

/* PCIE_INTR2 :: CPU_STATUS :: L0_RX_DMA_ERR_INTR [03:03] */
#define BCHP_PCIE_INTR2_CPU_STATUS_L0_RX_DMA_ERR_INTR_MASK         0x00000008
#define BCHP_PCIE_INTR2_CPU_STATUS_L0_RX_DMA_ERR_INTR_SHIFT        3

/* PCIE_INTR2 :: CPU_STATUS :: L0_RX_DMA_DONE_INTR [02:02] */
#define BCHP_PCIE_INTR2_CPU_STATUS_L0_RX_DMA_DONE_INTR_MASK        0x00000004
#define BCHP_PCIE_INTR2_CPU_STATUS_L0_RX_DMA_DONE_INTR_SHIFT       2

/* PCIE_INTR2 :: CPU_STATUS :: L0_TX_DMA_ERR_INTR [01:01] */
#define BCHP_PCIE_INTR2_CPU_STATUS_L0_TX_DMA_ERR_INTR_MASK         0x00000002
#define BCHP_PCIE_INTR2_CPU_STATUS_L0_TX_DMA_ERR_INTR_SHIFT        1

/* PCIE_INTR2 :: CPU_STATUS :: L0_TX_DMA_DONE_INTR [00:00] */
#define BCHP_PCIE_INTR2_CPU_STATUS_L0_TX_DMA_DONE_INTR_MASK        0x00000001
#define BCHP_PCIE_INTR2_CPU_STATUS_L0_TX_DMA_DONE_INTR_SHIFT       0

/***************************************************************************
 *CPU_SET - CPU interrupt Set Register
 ***************************************************************************/
/* PCIE_INTR2 :: CPU_SET :: MSI_INTR07 [31:31] */
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR07_MASK                    0x80000000
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR07_SHIFT                   31

/* PCIE_INTR2 :: CPU_SET :: MSI_INTR06 [30:30] */
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR06_MASK                    0x40000000
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR06_SHIFT                   30

/* PCIE_INTR2 :: CPU_SET :: MSI_INTR05 [29:29] */
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR05_MASK                    0x20000000
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR05_SHIFT                   29

/* PCIE_INTR2 :: CPU_SET :: MSI_INTR04 [28:28] */
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR04_MASK                    0x10000000
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR04_SHIFT                   28

/* PCIE_INTR2 :: CPU_SET :: MSI_INTR03 [27:27] */
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR03_MASK                    0x08000000
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR03_SHIFT                   27

/* PCIE_INTR2 :: CPU_SET :: MSI_INTR02 [26:26] */
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR02_MASK                    0x04000000
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR02_SHIFT                   26

/* PCIE_INTR2 :: CPU_SET :: MSI_INTR01 [25:25] */
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR01_MASK                    0x02000000
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR01_SHIFT                   25

/* PCIE_INTR2 :: CPU_SET :: MSI_INTR00 [24:24] */
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR00_MASK                    0x01000000
#define BCHP_PCIE_INTR2_CPU_SET_MSI_INTR00_SHIFT                   24

/* PCIE_INTR2 :: CPU_SET :: UNASSIGNED_23 [23:23] */
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_23_MASK                 0x00800000
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_23_SHIFT                23

/* PCIE_INTR2 :: CPU_SET :: UNASSIGNED_22 [22:22] */
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_22_MASK                 0x00400000
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_22_SHIFT                22

/* PCIE_INTR2 :: CPU_SET :: UNASSIGNED_21 [21:21] */
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_21_MASK                 0x00200000
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_21_SHIFT                21

/* PCIE_INTR2 :: CPU_SET :: UNASSIGNED_20 [20:20] */
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_20_MASK                 0x00100000
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_20_SHIFT                20

/* PCIE_INTR2 :: CPU_SET :: UNASSIGNED_19 [19:19] */
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_19_MASK                 0x00080000
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_19_SHIFT                19

/* PCIE_INTR2 :: CPU_SET :: UNASSIGNED_18 [18:18] */
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_18_MASK                 0x00040000
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_18_SHIFT                18

/* PCIE_INTR2 :: CPU_SET :: UNASSIGNED_17 [17:17] */
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_17_MASK                 0x00020000
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_17_SHIFT                17

/* PCIE_INTR2 :: CPU_SET :: UNASSIGNED_16 [16:16] */
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_16_MASK                 0x00010000
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_16_SHIFT                16

/* PCIE_INTR2 :: CPU_SET :: PCIE_MSTR_FWD_ERR [15:15] */
#define BCHP_PCIE_INTR2_CPU_SET_PCIE_MSTR_FWD_ERR_MASK             0x00008000
#define BCHP_PCIE_INTR2_CPU_SET_PCIE_MSTR_FWD_ERR_SHIFT            15

/* PCIE_INTR2 :: CPU_SET :: PCIE_MSTR_RETRY_TIMEOUT [14:14] */
#define BCHP_PCIE_INTR2_CPU_SET_PCIE_MSTR_RETRY_TIMEOUT_MASK       0x00004000
#define BCHP_PCIE_INTR2_CPU_SET_PCIE_MSTR_RETRY_TIMEOUT_SHIFT      14

/* PCIE_INTR2 :: CPU_SET :: PCIE_MSTR_CA_ATTN [13:13] */
#define BCHP_PCIE_INTR2_CPU_SET_PCIE_MSTR_CA_ATTN_MASK             0x00002000
#define BCHP_PCIE_INTR2_CPU_SET_PCIE_MSTR_CA_ATTN_SHIFT            13

/* PCIE_INTR2 :: CPU_SET :: PCIE_MSTR_UR_ATTN [12:12] */
#define BCHP_PCIE_INTR2_CPU_SET_PCIE_MSTR_UR_ATTN_MASK             0x00001000
#define BCHP_PCIE_INTR2_CPU_SET_PCIE_MSTR_UR_ATTN_SHIFT            12

/* PCIE_INTR2 :: CPU_SET :: UNASSIGNED_11 [11:11] */
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_11_MASK                 0x00000800
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_11_SHIFT                11

/* PCIE_INTR2 :: CPU_SET :: UNASSIGNED_10 [10:10] */
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_10_MASK                 0x00000400
#define BCHP_PCIE_INTR2_CPU_SET_UNASSIGNED_10_SHIFT                10

/* PCIE_INTR2 :: CPU_SET :: PCIE_TGT_BAD_ACCESS [09:09] */
#define BCHP_PCIE_INTR2_CPU_SET_PCIE_TGT_BAD_ACCESS_MASK           0x00000200
#define BCHP_PCIE_INTR2_CPU_SET_PCIE_TGT_BAD_ACCESS_SHIFT          9

/* PCIE_INTR2 :: CPU_SET :: PCIE_TGT_BAD_ADDRESS [08:08] */
#define BCHP_PCIE_INTR2_CPU_SET_PCIE_TGT_BAD_ADDRESS_MASK          0x00000100
#define BCHP_PCIE_INTR2_CPU_SET_PCIE_TGT_BAD_ADDRESS_SHIFT         8

/* PCIE_INTR2 :: CPU_SET :: L1_RX_DMA_ERR_INTR [07:07] */
#define BCHP_PCIE_INTR2_CPU_SET_L1_RX_DMA_ERR_INTR_MASK            0x00000080
#define BCHP_PCIE_INTR2_CPU_SET_L1_RX_DMA_ERR_INTR_SHIFT           7

/* PCIE_INTR2 :: CPU_SET :: L1_RX_DMA_DONE_INTR [06:06] */
#define BCHP_PCIE_INTR2_CPU_SET_L1_RX_DMA_DONE_INTR_MASK           0x00000040
#define BCHP_PCIE_INTR2_CPU_SET_L1_RX_DMA_DONE_INTR_SHIFT          6

/* PCIE_INTR2 :: CPU_SET :: L1_TX_DMA_ERR_INTR [05:05] */
#define BCHP_PCIE_INTR2_CPU_SET_L1_TX_DMA_ERR_INTR_MASK            0x00000020
#define BCHP_PCIE_INTR2_CPU_SET_L1_TX_DMA_ERR_INTR_SHIFT           5

/* PCIE_INTR2 :: CPU_SET :: L1_TX_DMA_DONE_INTR [04:04] */
#define BCHP_PCIE_INTR2_CPU_SET_L1_TX_DMA_DONE_INTR_MASK           0x00000010
#define BCHP_PCIE_INTR2_CPU_SET_L1_TX_DMA_DONE_INTR_SHIFT          4

/* PCIE_INTR2 :: CPU_SET :: L0_RX_DMA_ERR_INTR [03:03] */
#define BCHP_PCIE_INTR2_CPU_SET_L0_RX_DMA_ERR_INTR_MASK            0x00000008
#define BCHP_PCIE_INTR2_CPU_SET_L0_RX_DMA_ERR_INTR_SHIFT           3

/* PCIE_INTR2 :: CPU_SET :: L0_RX_DMA_DONE_INTR [02:02] */
#define BCHP_PCIE_INTR2_CPU_SET_L0_RX_DMA_DONE_INTR_MASK           0x00000004
#define BCHP_PCIE_INTR2_CPU_SET_L0_RX_DMA_DONE_INTR_SHIFT          2

/* PCIE_INTR2 :: CPU_SET :: L0_TX_DMA_ERR_INTR [01:01] */
#define BCHP_PCIE_INTR2_CPU_SET_L0_TX_DMA_ERR_INTR_MASK            0x00000002
#define BCHP_PCIE_INTR2_CPU_SET_L0_TX_DMA_ERR_INTR_SHIFT           1

/* PCIE_INTR2 :: CPU_SET :: L0_TX_DMA_DONE_INTR [00:00] */
#define BCHP_PCIE_INTR2_CPU_SET_L0_TX_DMA_DONE_INTR_MASK           0x00000001
#define BCHP_PCIE_INTR2_CPU_SET_L0_TX_DMA_DONE_INTR_SHIFT          0

/***************************************************************************
 *CPU_CLEAR - CPU interrupt Clear Register
 ***************************************************************************/
/* PCIE_INTR2 :: CPU_CLEAR :: MSI_INTR07 [31:31] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR07_MASK                  0x80000000
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR07_SHIFT                 31

/* PCIE_INTR2 :: CPU_CLEAR :: MSI_INTR06 [30:30] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR06_MASK                  0x40000000
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR06_SHIFT                 30

/* PCIE_INTR2 :: CPU_CLEAR :: MSI_INTR05 [29:29] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR05_MASK                  0x20000000
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR05_SHIFT                 29

/* PCIE_INTR2 :: CPU_CLEAR :: MSI_INTR04 [28:28] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR04_MASK                  0x10000000
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR04_SHIFT                 28

/* PCIE_INTR2 :: CPU_CLEAR :: MSI_INTR03 [27:27] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR03_MASK                  0x08000000
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR03_SHIFT                 27

/* PCIE_INTR2 :: CPU_CLEAR :: MSI_INTR02 [26:26] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR02_MASK                  0x04000000
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR02_SHIFT                 26

/* PCIE_INTR2 :: CPU_CLEAR :: MSI_INTR01 [25:25] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR01_MASK                  0x02000000
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR01_SHIFT                 25

/* PCIE_INTR2 :: CPU_CLEAR :: MSI_INTR00 [24:24] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR00_MASK                  0x01000000
#define BCHP_PCIE_INTR2_CPU_CLEAR_MSI_INTR00_SHIFT                 24

/* PCIE_INTR2 :: CPU_CLEAR :: UNASSIGNED_23 [23:23] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_23_MASK               0x00800000
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_23_SHIFT              23

/* PCIE_INTR2 :: CPU_CLEAR :: UNASSIGNED_22 [22:22] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_22_MASK               0x00400000
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_22_SHIFT              22

/* PCIE_INTR2 :: CPU_CLEAR :: UNASSIGNED_21 [21:21] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_21_MASK               0x00200000
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_21_SHIFT              21

/* PCIE_INTR2 :: CPU_CLEAR :: UNASSIGNED_20 [20:20] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_20_MASK               0x00100000
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_20_SHIFT              20

/* PCIE_INTR2 :: CPU_CLEAR :: UNASSIGNED_19 [19:19] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_19_MASK               0x00080000
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_19_SHIFT              19

/* PCIE_INTR2 :: CPU_CLEAR :: UNASSIGNED_18 [18:18] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_18_MASK               0x00040000
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_18_SHIFT              18

/* PCIE_INTR2 :: CPU_CLEAR :: UNASSIGNED_17 [17:17] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_17_MASK               0x00020000
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_17_SHIFT              17

/* PCIE_INTR2 :: CPU_CLEAR :: UNASSIGNED_16 [16:16] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_16_MASK               0x00010000
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_16_SHIFT              16

/* PCIE_INTR2 :: CPU_CLEAR :: PCIE_MSTR_FWD_ERR [15:15] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_PCIE_MSTR_FWD_ERR_MASK           0x00008000
#define BCHP_PCIE_INTR2_CPU_CLEAR_PCIE_MSTR_FWD_ERR_SHIFT          15

/* PCIE_INTR2 :: CPU_CLEAR :: PCIE_MSTR_RETRY_TIMEOUT [14:14] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_PCIE_MSTR_RETRY_TIMEOUT_MASK     0x00004000
#define BCHP_PCIE_INTR2_CPU_CLEAR_PCIE_MSTR_RETRY_TIMEOUT_SHIFT    14

/* PCIE_INTR2 :: CPU_CLEAR :: PCIE_MSTR_CA_ATTN [13:13] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_PCIE_MSTR_CA_ATTN_MASK           0x00002000
#define BCHP_PCIE_INTR2_CPU_CLEAR_PCIE_MSTR_CA_ATTN_SHIFT          13

/* PCIE_INTR2 :: CPU_CLEAR :: PCIE_MSTR_UR_ATTN [12:12] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_PCIE_MSTR_UR_ATTN_MASK           0x00001000
#define BCHP_PCIE_INTR2_CPU_CLEAR_PCIE_MSTR_UR_ATTN_SHIFT          12

/* PCIE_INTR2 :: CPU_CLEAR :: UNASSIGNED_11 [11:11] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_11_MASK               0x00000800
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_11_SHIFT              11

/* PCIE_INTR2 :: CPU_CLEAR :: UNASSIGNED_10 [10:10] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_10_MASK               0x00000400
#define BCHP_PCIE_INTR2_CPU_CLEAR_UNASSIGNED_10_SHIFT              10

/* PCIE_INTR2 :: CPU_CLEAR :: PCIE_TGT_BAD_ACCESS [09:09] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_PCIE_TGT_BAD_ACCESS_MASK         0x00000200
#define BCHP_PCIE_INTR2_CPU_CLEAR_PCIE_TGT_BAD_ACCESS_SHIFT        9

/* PCIE_INTR2 :: CPU_CLEAR :: PCIE_TGT_BAD_ADDRESS [08:08] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_PCIE_TGT_BAD_ADDRESS_MASK        0x00000100
#define BCHP_PCIE_INTR2_CPU_CLEAR_PCIE_TGT_BAD_ADDRESS_SHIFT       8

/* PCIE_INTR2 :: CPU_CLEAR :: L1_RX_DMA_ERR_INTR [07:07] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_L1_RX_DMA_ERR_INTR_MASK          0x00000080
#define BCHP_PCIE_INTR2_CPU_CLEAR_L1_RX_DMA_ERR_INTR_SHIFT         7

/* PCIE_INTR2 :: CPU_CLEAR :: L1_RX_DMA_DONE_INTR [06:06] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_L1_RX_DMA_DONE_INTR_MASK         0x00000040
#define BCHP_PCIE_INTR2_CPU_CLEAR_L1_RX_DMA_DONE_INTR_SHIFT        6

/* PCIE_INTR2 :: CPU_CLEAR :: L1_TX_DMA_ERR_INTR [05:05] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_L1_TX_DMA_ERR_INTR_MASK          0x00000020
#define BCHP_PCIE_INTR2_CPU_CLEAR_L1_TX_DMA_ERR_INTR_SHIFT         5

/* PCIE_INTR2 :: CPU_CLEAR :: L1_TX_DMA_DONE_INTR [04:04] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_L1_TX_DMA_DONE_INTR_MASK         0x00000010
#define BCHP_PCIE_INTR2_CPU_CLEAR_L1_TX_DMA_DONE_INTR_SHIFT        4

/* PCIE_INTR2 :: CPU_CLEAR :: L0_RX_DMA_ERR_INTR [03:03] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_L0_RX_DMA_ERR_INTR_MASK          0x00000008
#define BCHP_PCIE_INTR2_CPU_CLEAR_L0_RX_DMA_ERR_INTR_SHIFT         3

/* PCIE_INTR2 :: CPU_CLEAR :: L0_RX_DMA_DONE_INTR [02:02] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_L0_RX_DMA_DONE_INTR_MASK         0x00000004
#define BCHP_PCIE_INTR2_CPU_CLEAR_L0_RX_DMA_DONE_INTR_SHIFT        2

/* PCIE_INTR2 :: CPU_CLEAR :: L0_TX_DMA_ERR_INTR [01:01] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_L0_TX_DMA_ERR_INTR_MASK          0x00000002
#define BCHP_PCIE_INTR2_CPU_CLEAR_L0_TX_DMA_ERR_INTR_SHIFT         1

/* PCIE_INTR2 :: CPU_CLEAR :: L0_TX_DMA_DONE_INTR [00:00] */
#define BCHP_PCIE_INTR2_CPU_CLEAR_L0_TX_DMA_DONE_INTR_MASK         0x00000001
#define BCHP_PCIE_INTR2_CPU_CLEAR_L0_TX_DMA_DONE_INTR_SHIFT        0

/***************************************************************************
 *CPU_MASK_STATUS - CPU interrupt Mask Status Register
 ***************************************************************************/
/* PCIE_INTR2 :: CPU_MASK_STATUS :: MSI_INTR07 [31:31] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR07_MASK            0x80000000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR07_SHIFT           31

/* PCIE_INTR2 :: CPU_MASK_STATUS :: MSI_INTR06 [30:30] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR06_MASK            0x40000000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR06_SHIFT           30

/* PCIE_INTR2 :: CPU_MASK_STATUS :: MSI_INTR05 [29:29] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR05_MASK            0x20000000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR05_SHIFT           29

/* PCIE_INTR2 :: CPU_MASK_STATUS :: MSI_INTR04 [28:28] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR04_MASK            0x10000000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR04_SHIFT           28

/* PCIE_INTR2 :: CPU_MASK_STATUS :: MSI_INTR03 [27:27] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR03_MASK            0x08000000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR03_SHIFT           27

/* PCIE_INTR2 :: CPU_MASK_STATUS :: MSI_INTR02 [26:26] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR02_MASK            0x04000000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR02_SHIFT           26

/* PCIE_INTR2 :: CPU_MASK_STATUS :: MSI_INTR01 [25:25] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR01_MASK            0x02000000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR01_SHIFT           25

/* PCIE_INTR2 :: CPU_MASK_STATUS :: MSI_INTR00 [24:24] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR00_MASK            0x01000000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_MSI_INTR00_SHIFT           24

/* PCIE_INTR2 :: CPU_MASK_STATUS :: UNASSIGNED_23 [23:23] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_23_MASK         0x00800000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_23_SHIFT        23

/* PCIE_INTR2 :: CPU_MASK_STATUS :: UNASSIGNED_22 [22:22] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_22_MASK         0x00400000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_22_SHIFT        22

/* PCIE_INTR2 :: CPU_MASK_STATUS :: UNASSIGNED_21 [21:21] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_21_MASK         0x00200000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_21_SHIFT        21

/* PCIE_INTR2 :: CPU_MASK_STATUS :: UNASSIGNED_20 [20:20] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_20_MASK         0x00100000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_20_SHIFT        20

/* PCIE_INTR2 :: CPU_MASK_STATUS :: UNASSIGNED_19 [19:19] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_19_MASK         0x00080000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_19_SHIFT        19

/* PCIE_INTR2 :: CPU_MASK_STATUS :: UNASSIGNED_18 [18:18] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_18_MASK         0x00040000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_18_SHIFT        18

/* PCIE_INTR2 :: CPU_MASK_STATUS :: UNASSIGNED_17 [17:17] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_17_MASK         0x00020000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_17_SHIFT        17

/* PCIE_INTR2 :: CPU_MASK_STATUS :: UNASSIGNED_16 [16:16] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_16_MASK         0x00010000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_16_SHIFT        16

/* PCIE_INTR2 :: CPU_MASK_STATUS :: PCIE_MSTR_FWD_ERR [15:15] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_PCIE_MSTR_FWD_ERR_MASK     0x00008000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_PCIE_MSTR_FWD_ERR_SHIFT    15

/* PCIE_INTR2 :: CPU_MASK_STATUS :: PCIE_MSTR_RETRY_TIMEOUT [14:14] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_PCIE_MSTR_RETRY_TIMEOUT_MASK 0x00004000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_PCIE_MSTR_RETRY_TIMEOUT_SHIFT 14

/* PCIE_INTR2 :: CPU_MASK_STATUS :: PCIE_MSTR_CA_ATTN [13:13] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_PCIE_MSTR_CA_ATTN_MASK     0x00002000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_PCIE_MSTR_CA_ATTN_SHIFT    13

/* PCIE_INTR2 :: CPU_MASK_STATUS :: PCIE_MSTR_UR_ATTN [12:12] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_PCIE_MSTR_UR_ATTN_MASK     0x00001000
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_PCIE_MSTR_UR_ATTN_SHIFT    12

/* PCIE_INTR2 :: CPU_MASK_STATUS :: UNASSIGNED_11 [11:11] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_11_MASK         0x00000800
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_11_SHIFT        11

/* PCIE_INTR2 :: CPU_MASK_STATUS :: UNASSIGNED_10 [10:10] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_10_MASK         0x00000400
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_UNASSIGNED_10_SHIFT        10

/* PCIE_INTR2 :: CPU_MASK_STATUS :: PCIE_TGT_BAD_ACCESS [09:09] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_PCIE_TGT_BAD_ACCESS_MASK   0x00000200
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_PCIE_TGT_BAD_ACCESS_SHIFT  9

/* PCIE_INTR2 :: CPU_MASK_STATUS :: PCIE_TGT_BAD_ADDRESS [08:08] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_PCIE_TGT_BAD_ADDRESS_MASK  0x00000100
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_PCIE_TGT_BAD_ADDRESS_SHIFT 8

/* PCIE_INTR2 :: CPU_MASK_STATUS :: L1_RX_DMA_ERR_INTR [07:07] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L1_RX_DMA_ERR_INTR_MASK    0x00000080
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L1_RX_DMA_ERR_INTR_SHIFT   7

/* PCIE_INTR2 :: CPU_MASK_STATUS :: L1_RX_DMA_DONE_INTR [06:06] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L1_RX_DMA_DONE_INTR_MASK   0x00000040
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L1_RX_DMA_DONE_INTR_SHIFT  6

/* PCIE_INTR2 :: CPU_MASK_STATUS :: L1_TX_DMA_ERR_INTR [05:05] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L1_TX_DMA_ERR_INTR_MASK    0x00000020
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L1_TX_DMA_ERR_INTR_SHIFT   5

/* PCIE_INTR2 :: CPU_MASK_STATUS :: L1_TX_DMA_DONE_INTR [04:04] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L1_TX_DMA_DONE_INTR_MASK   0x00000010
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L1_TX_DMA_DONE_INTR_SHIFT  4

/* PCIE_INTR2 :: CPU_MASK_STATUS :: L0_RX_DMA_ERR_INTR [03:03] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L0_RX_DMA_ERR_INTR_MASK    0x00000008
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L0_RX_DMA_ERR_INTR_SHIFT   3

/* PCIE_INTR2 :: CPU_MASK_STATUS :: L0_RX_DMA_DONE_INTR [02:02] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L0_RX_DMA_DONE_INTR_MASK   0x00000004
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L0_RX_DMA_DONE_INTR_SHIFT  2

/* PCIE_INTR2 :: CPU_MASK_STATUS :: L0_TX_DMA_ERR_INTR [01:01] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L0_TX_DMA_ERR_INTR_MASK    0x00000002
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L0_TX_DMA_ERR_INTR_SHIFT   1

/* PCIE_INTR2 :: CPU_MASK_STATUS :: L0_TX_DMA_DONE_INTR [00:00] */
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L0_TX_DMA_DONE_INTR_MASK   0x00000001
#define BCHP_PCIE_INTR2_CPU_MASK_STATUS_L0_TX_DMA_DONE_INTR_SHIFT  0

/***************************************************************************
 *CPU_MASK_SET - CPU interrupt Mask Set Register
 ***************************************************************************/
/* PCIE_INTR2 :: CPU_MASK_SET :: MSI_INTR07 [31:31] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR07_MASK               0x80000000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR07_SHIFT              31

/* PCIE_INTR2 :: CPU_MASK_SET :: MSI_INTR06 [30:30] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR06_MASK               0x40000000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR06_SHIFT              30

/* PCIE_INTR2 :: CPU_MASK_SET :: MSI_INTR05 [29:29] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR05_MASK               0x20000000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR05_SHIFT              29

/* PCIE_INTR2 :: CPU_MASK_SET :: MSI_INTR04 [28:28] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR04_MASK               0x10000000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR04_SHIFT              28

/* PCIE_INTR2 :: CPU_MASK_SET :: MSI_INTR03 [27:27] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR03_MASK               0x08000000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR03_SHIFT              27

/* PCIE_INTR2 :: CPU_MASK_SET :: MSI_INTR02 [26:26] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR02_MASK               0x04000000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR02_SHIFT              26

/* PCIE_INTR2 :: CPU_MASK_SET :: MSI_INTR01 [25:25] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR01_MASK               0x02000000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR01_SHIFT              25

/* PCIE_INTR2 :: CPU_MASK_SET :: MSI_INTR00 [24:24] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR00_MASK               0x01000000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_MSI_INTR00_SHIFT              24

/* PCIE_INTR2 :: CPU_MASK_SET :: UNASSIGNED_23 [23:23] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_23_MASK            0x00800000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_23_SHIFT           23

/* PCIE_INTR2 :: CPU_MASK_SET :: UNASSIGNED_22 [22:22] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_22_MASK            0x00400000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_22_SHIFT           22

/* PCIE_INTR2 :: CPU_MASK_SET :: UNASSIGNED_21 [21:21] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_21_MASK            0x00200000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_21_SHIFT           21

/* PCIE_INTR2 :: CPU_MASK_SET :: UNASSIGNED_20 [20:20] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_20_MASK            0x00100000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_20_SHIFT           20

/* PCIE_INTR2 :: CPU_MASK_SET :: UNASSIGNED_19 [19:19] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_19_MASK            0x00080000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_19_SHIFT           19

/* PCIE_INTR2 :: CPU_MASK_SET :: UNASSIGNED_18 [18:18] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_18_MASK            0x00040000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_18_SHIFT           18

/* PCIE_INTR2 :: CPU_MASK_SET :: UNASSIGNED_17 [17:17] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_17_MASK            0x00020000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_17_SHIFT           17

/* PCIE_INTR2 :: CPU_MASK_SET :: UNASSIGNED_16 [16:16] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_16_MASK            0x00010000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_16_SHIFT           16

/* PCIE_INTR2 :: CPU_MASK_SET :: PCIE_MSTR_FWD_ERR [15:15] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_PCIE_MSTR_FWD_ERR_MASK        0x00008000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_PCIE_MSTR_FWD_ERR_SHIFT       15

/* PCIE_INTR2 :: CPU_MASK_SET :: PCIE_MSTR_RETRY_TIMEOUT [14:14] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_PCIE_MSTR_RETRY_TIMEOUT_MASK  0x00004000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_PCIE_MSTR_RETRY_TIMEOUT_SHIFT 14

/* PCIE_INTR2 :: CPU_MASK_SET :: PCIE_MSTR_CA_ATTN [13:13] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_PCIE_MSTR_CA_ATTN_MASK        0x00002000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_PCIE_MSTR_CA_ATTN_SHIFT       13

/* PCIE_INTR2 :: CPU_MASK_SET :: PCIE_MSTR_UR_ATTN [12:12] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_PCIE_MSTR_UR_ATTN_MASK        0x00001000
#define BCHP_PCIE_INTR2_CPU_MASK_SET_PCIE_MSTR_UR_ATTN_SHIFT       12

/* PCIE_INTR2 :: CPU_MASK_SET :: UNASSIGNED_11 [11:11] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_11_MASK            0x00000800
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_11_SHIFT           11

/* PCIE_INTR2 :: CPU_MASK_SET :: UNASSIGNED_10 [10:10] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_10_MASK            0x00000400
#define BCHP_PCIE_INTR2_CPU_MASK_SET_UNASSIGNED_10_SHIFT           10

/* PCIE_INTR2 :: CPU_MASK_SET :: PCIE_TGT_BAD_ACCESS [09:09] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_PCIE_TGT_BAD_ACCESS_MASK      0x00000200
#define BCHP_PCIE_INTR2_CPU_MASK_SET_PCIE_TGT_BAD_ACCESS_SHIFT     9

/* PCIE_INTR2 :: CPU_MASK_SET :: PCIE_TGT_BAD_ADDRESS [08:08] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_PCIE_TGT_BAD_ADDRESS_MASK     0x00000100
#define BCHP_PCIE_INTR2_CPU_MASK_SET_PCIE_TGT_BAD_ADDRESS_SHIFT    8

/* PCIE_INTR2 :: CPU_MASK_SET :: L1_RX_DMA_ERR_INTR [07:07] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L1_RX_DMA_ERR_INTR_MASK       0x00000080
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L1_RX_DMA_ERR_INTR_SHIFT      7

/* PCIE_INTR2 :: CPU_MASK_SET :: L1_RX_DMA_DONE_INTR [06:06] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L1_RX_DMA_DONE_INTR_MASK      0x00000040
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L1_RX_DMA_DONE_INTR_SHIFT     6

/* PCIE_INTR2 :: CPU_MASK_SET :: L1_TX_DMA_ERR_INTR [05:05] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L1_TX_DMA_ERR_INTR_MASK       0x00000020
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L1_TX_DMA_ERR_INTR_SHIFT      5

/* PCIE_INTR2 :: CPU_MASK_SET :: L1_TX_DMA_DONE_INTR [04:04] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L1_TX_DMA_DONE_INTR_MASK      0x00000010
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L1_TX_DMA_DONE_INTR_SHIFT     4

/* PCIE_INTR2 :: CPU_MASK_SET :: L0_RX_DMA_ERR_INTR [03:03] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L0_RX_DMA_ERR_INTR_MASK       0x00000008
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L0_RX_DMA_ERR_INTR_SHIFT      3

/* PCIE_INTR2 :: CPU_MASK_SET :: L0_RX_DMA_DONE_INTR [02:02] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L0_RX_DMA_DONE_INTR_MASK      0x00000004
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L0_RX_DMA_DONE_INTR_SHIFT     2

/* PCIE_INTR2 :: CPU_MASK_SET :: L0_TX_DMA_ERR_INTR [01:01] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L0_TX_DMA_ERR_INTR_MASK       0x00000002
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L0_TX_DMA_ERR_INTR_SHIFT      1

/* PCIE_INTR2 :: CPU_MASK_SET :: L0_TX_DMA_DONE_INTR [00:00] */
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L0_TX_DMA_DONE_INTR_MASK      0x00000001
#define BCHP_PCIE_INTR2_CPU_MASK_SET_L0_TX_DMA_DONE_INTR_SHIFT     0

/***************************************************************************
 *CPU_MASK_CLEAR - CPU interrupt Mask Clear Register
 ***************************************************************************/
/* PCIE_INTR2 :: CPU_MASK_CLEAR :: MSI_INTR07 [31:31] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR07_MASK             0x80000000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR07_SHIFT            31

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: MSI_INTR06 [30:30] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR06_MASK             0x40000000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR06_SHIFT            30

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: MSI_INTR05 [29:29] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR05_MASK             0x20000000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR05_SHIFT            29

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: MSI_INTR04 [28:28] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR04_MASK             0x10000000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR04_SHIFT            28

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: MSI_INTR03 [27:27] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR03_MASK             0x08000000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR03_SHIFT            27

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: MSI_INTR02 [26:26] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR02_MASK             0x04000000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR02_SHIFT            26

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: MSI_INTR01 [25:25] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR01_MASK             0x02000000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR01_SHIFT            25

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: MSI_INTR00 [24:24] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR00_MASK             0x01000000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_MSI_INTR00_SHIFT            24

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: UNASSIGNED_23 [23:23] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_23_MASK          0x00800000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_23_SHIFT         23

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: UNASSIGNED_22 [22:22] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_22_MASK          0x00400000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_22_SHIFT         22

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: UNASSIGNED_21 [21:21] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_21_MASK          0x00200000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_21_SHIFT         21

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: UNASSIGNED_20 [20:20] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_20_MASK          0x00100000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_20_SHIFT         20

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: UNASSIGNED_19 [19:19] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_19_MASK          0x00080000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_19_SHIFT         19

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: UNASSIGNED_18 [18:18] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_18_MASK          0x00040000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_18_SHIFT         18

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: UNASSIGNED_17 [17:17] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_17_MASK          0x00020000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_17_SHIFT         17

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: UNASSIGNED_16 [16:16] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_16_MASK          0x00010000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_16_SHIFT         16

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: PCIE_MSTR_FWD_ERR [15:15] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_PCIE_MSTR_FWD_ERR_MASK      0x00008000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_PCIE_MSTR_FWD_ERR_SHIFT     15

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: PCIE_MSTR_RETRY_TIMEOUT [14:14] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_PCIE_MSTR_RETRY_TIMEOUT_MASK 0x00004000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_PCIE_MSTR_RETRY_TIMEOUT_SHIFT 14

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: PCIE_MSTR_CA_ATTN [13:13] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_PCIE_MSTR_CA_ATTN_MASK      0x00002000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_PCIE_MSTR_CA_ATTN_SHIFT     13

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: PCIE_MSTR_UR_ATTN [12:12] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_PCIE_MSTR_UR_ATTN_MASK      0x00001000
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_PCIE_MSTR_UR_ATTN_SHIFT     12

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: UNASSIGNED_11 [11:11] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_11_MASK          0x00000800
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_11_SHIFT         11

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: UNASSIGNED_10 [10:10] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_10_MASK          0x00000400
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_UNASSIGNED_10_SHIFT         10

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: PCIE_TGT_BAD_ACCESS [09:09] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_PCIE_TGT_BAD_ACCESS_MASK    0x00000200
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_PCIE_TGT_BAD_ACCESS_SHIFT   9

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: PCIE_TGT_BAD_ADDRESS [08:08] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_PCIE_TGT_BAD_ADDRESS_MASK   0x00000100
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_PCIE_TGT_BAD_ADDRESS_SHIFT  8

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: L1_RX_DMA_ERR_INTR [07:07] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L1_RX_DMA_ERR_INTR_MASK     0x00000080
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L1_RX_DMA_ERR_INTR_SHIFT    7

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: L1_RX_DMA_DONE_INTR [06:06] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L1_RX_DMA_DONE_INTR_MASK    0x00000040
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L1_RX_DMA_DONE_INTR_SHIFT   6

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: L1_TX_DMA_ERR_INTR [05:05] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L1_TX_DMA_ERR_INTR_MASK     0x00000020
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L1_TX_DMA_ERR_INTR_SHIFT    5

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: L1_TX_DMA_DONE_INTR [04:04] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L1_TX_DMA_DONE_INTR_MASK    0x00000010
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L1_TX_DMA_DONE_INTR_SHIFT   4

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: L0_RX_DMA_ERR_INTR [03:03] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L0_RX_DMA_ERR_INTR_MASK     0x00000008
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L0_RX_DMA_ERR_INTR_SHIFT    3

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: L0_RX_DMA_DONE_INTR [02:02] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L0_RX_DMA_DONE_INTR_MASK    0x00000004
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L0_RX_DMA_DONE_INTR_SHIFT   2

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: L0_TX_DMA_ERR_INTR [01:01] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L0_TX_DMA_ERR_INTR_MASK     0x00000002
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L0_TX_DMA_ERR_INTR_SHIFT    1

/* PCIE_INTR2 :: CPU_MASK_CLEAR :: L0_TX_DMA_DONE_INTR [00:00] */
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L0_TX_DMA_DONE_INTR_MASK    0x00000001
#define BCHP_PCIE_INTR2_CPU_MASK_CLEAR_L0_TX_DMA_DONE_INTR_SHIFT   0

/***************************************************************************
 *PCI_STATUS - PCI interrupt Status Register
 ***************************************************************************/
/* PCIE_INTR2 :: PCI_STATUS :: MSI_INTR07 [31:31] */
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR07_MASK                 0x80000000
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR07_SHIFT                31

/* PCIE_INTR2 :: PCI_STATUS :: MSI_INTR06 [30:30] */
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR06_MASK                 0x40000000
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR06_SHIFT                30

/* PCIE_INTR2 :: PCI_STATUS :: MSI_INTR05 [29:29] */
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR05_MASK                 0x20000000
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR05_SHIFT                29

/* PCIE_INTR2 :: PCI_STATUS :: MSI_INTR04 [28:28] */
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR04_MASK                 0x10000000
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR04_SHIFT                28

/* PCIE_INTR2 :: PCI_STATUS :: MSI_INTR03 [27:27] */
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR03_MASK                 0x08000000
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR03_SHIFT                27

/* PCIE_INTR2 :: PCI_STATUS :: MSI_INTR02 [26:26] */
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR02_MASK                 0x04000000
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR02_SHIFT                26

/* PCIE_INTR2 :: PCI_STATUS :: MSI_INTR01 [25:25] */
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR01_MASK                 0x02000000
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR01_SHIFT                25

/* PCIE_INTR2 :: PCI_STATUS :: MSI_INTR00 [24:24] */
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR00_MASK                 0x01000000
#define BCHP_PCIE_INTR2_PCI_STATUS_MSI_INTR00_SHIFT                24

/* PCIE_INTR2 :: PCI_STATUS :: UNASSIGNED_23 [23:23] */
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_23_MASK              0x00800000
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_23_SHIFT             23

/* PCIE_INTR2 :: PCI_STATUS :: UNASSIGNED_22 [22:22] */
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_22_MASK              0x00400000
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_22_SHIFT             22

/* PCIE_INTR2 :: PCI_STATUS :: UNASSIGNED_21 [21:21] */
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_21_MASK              0x00200000
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_21_SHIFT             21

/* PCIE_INTR2 :: PCI_STATUS :: UNASSIGNED_20 [20:20] */
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_20_MASK              0x00100000
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_20_SHIFT             20

/* PCIE_INTR2 :: PCI_STATUS :: UNASSIGNED_19 [19:19] */
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_19_MASK              0x00080000
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_19_SHIFT             19

/* PCIE_INTR2 :: PCI_STATUS :: UNASSIGNED_18 [18:18] */
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_18_MASK              0x00040000
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_18_SHIFT             18

/* PCIE_INTR2 :: PCI_STATUS :: UNASSIGNED_17 [17:17] */
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_17_MASK              0x00020000
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_17_SHIFT             17

/* PCIE_INTR2 :: PCI_STATUS :: UNASSIGNED_16 [16:16] */
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_16_MASK              0x00010000
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_16_SHIFT             16

/* PCIE_INTR2 :: PCI_STATUS :: PCIE_MSTR_FWD_ERR [15:15] */
#define BCHP_PCIE_INTR2_PCI_STATUS_PCIE_MSTR_FWD_ERR_MASK          0x00008000
#define BCHP_PCIE_INTR2_PCI_STATUS_PCIE_MSTR_FWD_ERR_SHIFT         15

/* PCIE_INTR2 :: PCI_STATUS :: PCIE_MSTR_RETRY_TIMEOUT [14:14] */
#define BCHP_PCIE_INTR2_PCI_STATUS_PCIE_MSTR_RETRY_TIMEOUT_MASK    0x00004000
#define BCHP_PCIE_INTR2_PCI_STATUS_PCIE_MSTR_RETRY_TIMEOUT_SHIFT   14

/* PCIE_INTR2 :: PCI_STATUS :: PCIE_MSTR_CA_ATTN [13:13] */
#define BCHP_PCIE_INTR2_PCI_STATUS_PCIE_MSTR_CA_ATTN_MASK          0x00002000
#define BCHP_PCIE_INTR2_PCI_STATUS_PCIE_MSTR_CA_ATTN_SHIFT         13

/* PCIE_INTR2 :: PCI_STATUS :: PCIE_MSTR_UR_ATTN [12:12] */
#define BCHP_PCIE_INTR2_PCI_STATUS_PCIE_MSTR_UR_ATTN_MASK          0x00001000
#define BCHP_PCIE_INTR2_PCI_STATUS_PCIE_MSTR_UR_ATTN_SHIFT         12

/* PCIE_INTR2 :: PCI_STATUS :: UNASSIGNED_11 [11:11] */
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_11_MASK              0x00000800
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_11_SHIFT             11

/* PCIE_INTR2 :: PCI_STATUS :: UNASSIGNED_10 [10:10] */
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_10_MASK              0x00000400
#define BCHP_PCIE_INTR2_PCI_STATUS_UNASSIGNED_10_SHIFT             10

/* PCIE_INTR2 :: PCI_STATUS :: PCIE_TGT_BAD_ACCESS [09:09] */
#define BCHP_PCIE_INTR2_PCI_STATUS_PCIE_TGT_BAD_ACCESS_MASK        0x00000200
#define BCHP_PCIE_INTR2_PCI_STATUS_PCIE_TGT_BAD_ACCESS_SHIFT       9

/* PCIE_INTR2 :: PCI_STATUS :: PCIE_TGT_BAD_ADDRESS [08:08] */
#define BCHP_PCIE_INTR2_PCI_STATUS_PCIE_TGT_BAD_ADDRESS_MASK       0x00000100
#define BCHP_PCIE_INTR2_PCI_STATUS_PCIE_TGT_BAD_ADDRESS_SHIFT      8

/* PCIE_INTR2 :: PCI_STATUS :: L1_RX_DMA_ERR_INTR [07:07] */
#define BCHP_PCIE_INTR2_PCI_STATUS_L1_RX_DMA_ERR_INTR_MASK         0x00000080
#define BCHP_PCIE_INTR2_PCI_STATUS_L1_RX_DMA_ERR_INTR_SHIFT        7

/* PCIE_INTR2 :: PCI_STATUS :: L1_RX_DMA_DONE_INTR [06:06] */
#define BCHP_PCIE_INTR2_PCI_STATUS_L1_RX_DMA_DONE_INTR_MASK        0x00000040
#define BCHP_PCIE_INTR2_PCI_STATUS_L1_RX_DMA_DONE_INTR_SHIFT       6

/* PCIE_INTR2 :: PCI_STATUS :: L1_TX_DMA_ERR_INTR [05:05] */
#define BCHP_PCIE_INTR2_PCI_STATUS_L1_TX_DMA_ERR_INTR_MASK         0x00000020
#define BCHP_PCIE_INTR2_PCI_STATUS_L1_TX_DMA_ERR_INTR_SHIFT        5

/* PCIE_INTR2 :: PCI_STATUS :: L1_TX_DMA_DONE_INTR [04:04] */
#define BCHP_PCIE_INTR2_PCI_STATUS_L1_TX_DMA_DONE_INTR_MASK        0x00000010
#define BCHP_PCIE_INTR2_PCI_STATUS_L1_TX_DMA_DONE_INTR_SHIFT       4

/* PCIE_INTR2 :: PCI_STATUS :: L0_RX_DMA_ERR_INTR [03:03] */
#define BCHP_PCIE_INTR2_PCI_STATUS_L0_RX_DMA_ERR_INTR_MASK         0x00000008
#define BCHP_PCIE_INTR2_PCI_STATUS_L0_RX_DMA_ERR_INTR_SHIFT        3

/* PCIE_INTR2 :: PCI_STATUS :: L0_RX_DMA_DONE_INTR [02:02] */
#define BCHP_PCIE_INTR2_PCI_STATUS_L0_RX_DMA_DONE_INTR_MASK        0x00000004
#define BCHP_PCIE_INTR2_PCI_STATUS_L0_RX_DMA_DONE_INTR_SHIFT       2

/* PCIE_INTR2 :: PCI_STATUS :: L0_TX_DMA_ERR_INTR [01:01] */
#define BCHP_PCIE_INTR2_PCI_STATUS_L0_TX_DMA_ERR_INTR_MASK         0x00000002
#define BCHP_PCIE_INTR2_PCI_STATUS_L0_TX_DMA_ERR_INTR_SHIFT        1

/* PCIE_INTR2 :: PCI_STATUS :: L0_TX_DMA_DONE_INTR [00:00] */
#define BCHP_PCIE_INTR2_PCI_STATUS_L0_TX_DMA_DONE_INTR_MASK        0x00000001
#define BCHP_PCIE_INTR2_PCI_STATUS_L0_TX_DMA_DONE_INTR_SHIFT       0

/***************************************************************************
 *PCI_SET - PCI interrupt Set Register
 ***************************************************************************/
/* PCIE_INTR2 :: PCI_SET :: MSI_INTR07 [31:31] */
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR07_MASK                    0x80000000
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR07_SHIFT                   31

/* PCIE_INTR2 :: PCI_SET :: MSI_INTR06 [30:30] */
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR06_MASK                    0x40000000
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR06_SHIFT                   30

/* PCIE_INTR2 :: PCI_SET :: MSI_INTR05 [29:29] */
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR05_MASK                    0x20000000
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR05_SHIFT                   29

/* PCIE_INTR2 :: PCI_SET :: MSI_INTR04 [28:28] */
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR04_MASK                    0x10000000
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR04_SHIFT                   28

/* PCIE_INTR2 :: PCI_SET :: MSI_INTR03 [27:27] */
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR03_MASK                    0x08000000
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR03_SHIFT                   27

/* PCIE_INTR2 :: PCI_SET :: MSI_INTR02 [26:26] */
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR02_MASK                    0x04000000
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR02_SHIFT                   26

/* PCIE_INTR2 :: PCI_SET :: MSI_INTR01 [25:25] */
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR01_MASK                    0x02000000
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR01_SHIFT                   25

/* PCIE_INTR2 :: PCI_SET :: MSI_INTR00 [24:24] */
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR00_MASK                    0x01000000
#define BCHP_PCIE_INTR2_PCI_SET_MSI_INTR00_SHIFT                   24

/* PCIE_INTR2 :: PCI_SET :: UNASSIGNED_23 [23:23] */
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_23_MASK                 0x00800000
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_23_SHIFT                23

/* PCIE_INTR2 :: PCI_SET :: UNASSIGNED_22 [22:22] */
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_22_MASK                 0x00400000
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_22_SHIFT                22

/* PCIE_INTR2 :: PCI_SET :: UNASSIGNED_21 [21:21] */
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_21_MASK                 0x00200000
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_21_SHIFT                21

/* PCIE_INTR2 :: PCI_SET :: UNASSIGNED_20 [20:20] */
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_20_MASK                 0x00100000
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_20_SHIFT                20

/* PCIE_INTR2 :: PCI_SET :: UNASSIGNED_19 [19:19] */
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_19_MASK                 0x00080000
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_19_SHIFT                19

/* PCIE_INTR2 :: PCI_SET :: UNASSIGNED_18 [18:18] */
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_18_MASK                 0x00040000
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_18_SHIFT                18

/* PCIE_INTR2 :: PCI_SET :: UNASSIGNED_17 [17:17] */
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_17_MASK                 0x00020000
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_17_SHIFT                17

/* PCIE_INTR2 :: PCI_SET :: UNASSIGNED_16 [16:16] */
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_16_MASK                 0x00010000
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_16_SHIFT                16

/* PCIE_INTR2 :: PCI_SET :: PCIE_MSTR_FWD_ERR [15:15] */
#define BCHP_PCIE_INTR2_PCI_SET_PCIE_MSTR_FWD_ERR_MASK             0x00008000
#define BCHP_PCIE_INTR2_PCI_SET_PCIE_MSTR_FWD_ERR_SHIFT            15

/* PCIE_INTR2 :: PCI_SET :: PCIE_MSTR_RETRY_TIMEOUT [14:14] */
#define BCHP_PCIE_INTR2_PCI_SET_PCIE_MSTR_RETRY_TIMEOUT_MASK       0x00004000
#define BCHP_PCIE_INTR2_PCI_SET_PCIE_MSTR_RETRY_TIMEOUT_SHIFT      14

/* PCIE_INTR2 :: PCI_SET :: PCIE_MSTR_CA_ATTN [13:13] */
#define BCHP_PCIE_INTR2_PCI_SET_PCIE_MSTR_CA_ATTN_MASK             0x00002000
#define BCHP_PCIE_INTR2_PCI_SET_PCIE_MSTR_CA_ATTN_SHIFT            13

/* PCIE_INTR2 :: PCI_SET :: PCIE_MSTR_UR_ATTN [12:12] */
#define BCHP_PCIE_INTR2_PCI_SET_PCIE_MSTR_UR_ATTN_MASK             0x00001000
#define BCHP_PCIE_INTR2_PCI_SET_PCIE_MSTR_UR_ATTN_SHIFT            12

/* PCIE_INTR2 :: PCI_SET :: UNASSIGNED_11 [11:11] */
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_11_MASK                 0x00000800
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_11_SHIFT                11

/* PCIE_INTR2 :: PCI_SET :: UNASSIGNED_10 [10:10] */
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_10_MASK                 0x00000400
#define BCHP_PCIE_INTR2_PCI_SET_UNASSIGNED_10_SHIFT                10

/* PCIE_INTR2 :: PCI_SET :: PCIE_TGT_BAD_ACCESS [09:09] */
#define BCHP_PCIE_INTR2_PCI_SET_PCIE_TGT_BAD_ACCESS_MASK           0x00000200
#define BCHP_PCIE_INTR2_PCI_SET_PCIE_TGT_BAD_ACCESS_SHIFT          9

/* PCIE_INTR2 :: PCI_SET :: PCIE_TGT_BAD_ADDRESS [08:08] */
#define BCHP_PCIE_INTR2_PCI_SET_PCIE_TGT_BAD_ADDRESS_MASK          0x00000100
#define BCHP_PCIE_INTR2_PCI_SET_PCIE_TGT_BAD_ADDRESS_SHIFT         8

/* PCIE_INTR2 :: PCI_SET :: L1_RX_DMA_ERR_INTR [07:07] */
#define BCHP_PCIE_INTR2_PCI_SET_L1_RX_DMA_ERR_INTR_MASK            0x00000080
#define BCHP_PCIE_INTR2_PCI_SET_L1_RX_DMA_ERR_INTR_SHIFT           7

/* PCIE_INTR2 :: PCI_SET :: L1_RX_DMA_DONE_INTR [06:06] */
#define BCHP_PCIE_INTR2_PCI_SET_L1_RX_DMA_DONE_INTR_MASK           0x00000040
#define BCHP_PCIE_INTR2_PCI_SET_L1_RX_DMA_DONE_INTR_SHIFT          6

/* PCIE_INTR2 :: PCI_SET :: L1_TX_DMA_ERR_INTR [05:05] */
#define BCHP_PCIE_INTR2_PCI_SET_L1_TX_DMA_ERR_INTR_MASK            0x00000020
#define BCHP_PCIE_INTR2_PCI_SET_L1_TX_DMA_ERR_INTR_SHIFT           5

/* PCIE_INTR2 :: PCI_SET :: L1_TX_DMA_DONE_INTR [04:04] */
#define BCHP_PCIE_INTR2_PCI_SET_L1_TX_DMA_DONE_INTR_MASK           0x00000010
#define BCHP_PCIE_INTR2_PCI_SET_L1_TX_DMA_DONE_INTR_SHIFT          4

/* PCIE_INTR2 :: PCI_SET :: L0_RX_DMA_ERR_INTR [03:03] */
#define BCHP_PCIE_INTR2_PCI_SET_L0_RX_DMA_ERR_INTR_MASK            0x00000008
#define BCHP_PCIE_INTR2_PCI_SET_L0_RX_DMA_ERR_INTR_SHIFT           3

/* PCIE_INTR2 :: PCI_SET :: L0_RX_DMA_DONE_INTR [02:02] */
#define BCHP_PCIE_INTR2_PCI_SET_L0_RX_DMA_DONE_INTR_MASK           0x00000004
#define BCHP_PCIE_INTR2_PCI_SET_L0_RX_DMA_DONE_INTR_SHIFT          2

/* PCIE_INTR2 :: PCI_SET :: L0_TX_DMA_ERR_INTR [01:01] */
#define BCHP_PCIE_INTR2_PCI_SET_L0_TX_DMA_ERR_INTR_MASK            0x00000002
#define BCHP_PCIE_INTR2_PCI_SET_L0_TX_DMA_ERR_INTR_SHIFT           1

/* PCIE_INTR2 :: PCI_SET :: L0_TX_DMA_DONE_INTR [00:00] */
#define BCHP_PCIE_INTR2_PCI_SET_L0_TX_DMA_DONE_INTR_MASK           0x00000001
#define BCHP_PCIE_INTR2_PCI_SET_L0_TX_DMA_DONE_INTR_SHIFT          0

/***************************************************************************
 *PCI_CLEAR - PCI interrupt Clear Register
 ***************************************************************************/
/* PCIE_INTR2 :: PCI_CLEAR :: MSI_INTR07 [31:31] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR07_MASK                  0x80000000
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR07_SHIFT                 31

/* PCIE_INTR2 :: PCI_CLEAR :: MSI_INTR06 [30:30] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR06_MASK                  0x40000000
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR06_SHIFT                 30

/* PCIE_INTR2 :: PCI_CLEAR :: MSI_INTR05 [29:29] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR05_MASK                  0x20000000
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR05_SHIFT                 29

/* PCIE_INTR2 :: PCI_CLEAR :: MSI_INTR04 [28:28] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR04_MASK                  0x10000000
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR04_SHIFT                 28

/* PCIE_INTR2 :: PCI_CLEAR :: MSI_INTR03 [27:27] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR03_MASK                  0x08000000
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR03_SHIFT                 27

/* PCIE_INTR2 :: PCI_CLEAR :: MSI_INTR02 [26:26] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR02_MASK                  0x04000000
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR02_SHIFT                 26

/* PCIE_INTR2 :: PCI_CLEAR :: MSI_INTR01 [25:25] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR01_MASK                  0x02000000
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR01_SHIFT                 25

/* PCIE_INTR2 :: PCI_CLEAR :: MSI_INTR00 [24:24] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR00_MASK                  0x01000000
#define BCHP_PCIE_INTR2_PCI_CLEAR_MSI_INTR00_SHIFT                 24

/* PCIE_INTR2 :: PCI_CLEAR :: UNASSIGNED_23 [23:23] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_23_MASK               0x00800000
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_23_SHIFT              23

/* PCIE_INTR2 :: PCI_CLEAR :: UNASSIGNED_22 [22:22] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_22_MASK               0x00400000
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_22_SHIFT              22

/* PCIE_INTR2 :: PCI_CLEAR :: UNASSIGNED_21 [21:21] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_21_MASK               0x00200000
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_21_SHIFT              21

/* PCIE_INTR2 :: PCI_CLEAR :: UNASSIGNED_20 [20:20] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_20_MASK               0x00100000
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_20_SHIFT              20

/* PCIE_INTR2 :: PCI_CLEAR :: UNASSIGNED_19 [19:19] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_19_MASK               0x00080000
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_19_SHIFT              19

/* PCIE_INTR2 :: PCI_CLEAR :: UNASSIGNED_18 [18:18] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_18_MASK               0x00040000
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_18_SHIFT              18

/* PCIE_INTR2 :: PCI_CLEAR :: UNASSIGNED_17 [17:17] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_17_MASK               0x00020000
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_17_SHIFT              17

/* PCIE_INTR2 :: PCI_CLEAR :: UNASSIGNED_16 [16:16] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_16_MASK               0x00010000
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_16_SHIFT              16

/* PCIE_INTR2 :: PCI_CLEAR :: PCIE_MSTR_FWD_ERR [15:15] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_PCIE_MSTR_FWD_ERR_MASK           0x00008000
#define BCHP_PCIE_INTR2_PCI_CLEAR_PCIE_MSTR_FWD_ERR_SHIFT          15

/* PCIE_INTR2 :: PCI_CLEAR :: PCIE_MSTR_RETRY_TIMEOUT [14:14] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_PCIE_MSTR_RETRY_TIMEOUT_MASK     0x00004000
#define BCHP_PCIE_INTR2_PCI_CLEAR_PCIE_MSTR_RETRY_TIMEOUT_SHIFT    14

/* PCIE_INTR2 :: PCI_CLEAR :: PCIE_MSTR_CA_ATTN [13:13] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_PCIE_MSTR_CA_ATTN_MASK           0x00002000
#define BCHP_PCIE_INTR2_PCI_CLEAR_PCIE_MSTR_CA_ATTN_SHIFT          13

/* PCIE_INTR2 :: PCI_CLEAR :: PCIE_MSTR_UR_ATTN [12:12] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_PCIE_MSTR_UR_ATTN_MASK           0x00001000
#define BCHP_PCIE_INTR2_PCI_CLEAR_PCIE_MSTR_UR_ATTN_SHIFT          12

/* PCIE_INTR2 :: PCI_CLEAR :: UNASSIGNED_11 [11:11] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_11_MASK               0x00000800
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_11_SHIFT              11

/* PCIE_INTR2 :: PCI_CLEAR :: UNASSIGNED_10 [10:10] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_10_MASK               0x00000400
#define BCHP_PCIE_INTR2_PCI_CLEAR_UNASSIGNED_10_SHIFT              10

/* PCIE_INTR2 :: PCI_CLEAR :: PCIE_TGT_BAD_ACCESS [09:09] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_PCIE_TGT_BAD_ACCESS_MASK         0x00000200
#define BCHP_PCIE_INTR2_PCI_CLEAR_PCIE_TGT_BAD_ACCESS_SHIFT        9

/* PCIE_INTR2 :: PCI_CLEAR :: PCIE_TGT_BAD_ADDRESS [08:08] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_PCIE_TGT_BAD_ADDRESS_MASK        0x00000100
#define BCHP_PCIE_INTR2_PCI_CLEAR_PCIE_TGT_BAD_ADDRESS_SHIFT       8

/* PCIE_INTR2 :: PCI_CLEAR :: L1_RX_DMA_ERR_INTR [07:07] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_L1_RX_DMA_ERR_INTR_MASK          0x00000080
#define BCHP_PCIE_INTR2_PCI_CLEAR_L1_RX_DMA_ERR_INTR_SHIFT         7

/* PCIE_INTR2 :: PCI_CLEAR :: L1_RX_DMA_DONE_INTR [06:06] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_L1_RX_DMA_DONE_INTR_MASK         0x00000040
#define BCHP_PCIE_INTR2_PCI_CLEAR_L1_RX_DMA_DONE_INTR_SHIFT        6

/* PCIE_INTR2 :: PCI_CLEAR :: L1_TX_DMA_ERR_INTR [05:05] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_L1_TX_DMA_ERR_INTR_MASK          0x00000020
#define BCHP_PCIE_INTR2_PCI_CLEAR_L1_TX_DMA_ERR_INTR_SHIFT         5

/* PCIE_INTR2 :: PCI_CLEAR :: L1_TX_DMA_DONE_INTR [04:04] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_L1_TX_DMA_DONE_INTR_MASK         0x00000010
#define BCHP_PCIE_INTR2_PCI_CLEAR_L1_TX_DMA_DONE_INTR_SHIFT        4

/* PCIE_INTR2 :: PCI_CLEAR :: L0_RX_DMA_ERR_INTR [03:03] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_L0_RX_DMA_ERR_INTR_MASK          0x00000008
#define BCHP_PCIE_INTR2_PCI_CLEAR_L0_RX_DMA_ERR_INTR_SHIFT         3

/* PCIE_INTR2 :: PCI_CLEAR :: L0_RX_DMA_DONE_INTR [02:02] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_L0_RX_DMA_DONE_INTR_MASK         0x00000004
#define BCHP_PCIE_INTR2_PCI_CLEAR_L0_RX_DMA_DONE_INTR_SHIFT        2

/* PCIE_INTR2 :: PCI_CLEAR :: L0_TX_DMA_ERR_INTR [01:01] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_L0_TX_DMA_ERR_INTR_MASK          0x00000002
#define BCHP_PCIE_INTR2_PCI_CLEAR_L0_TX_DMA_ERR_INTR_SHIFT         1

/* PCIE_INTR2 :: PCI_CLEAR :: L0_TX_DMA_DONE_INTR [00:00] */
#define BCHP_PCIE_INTR2_PCI_CLEAR_L0_TX_DMA_DONE_INTR_MASK         0x00000001
#define BCHP_PCIE_INTR2_PCI_CLEAR_L0_TX_DMA_DONE_INTR_SHIFT        0

/***************************************************************************
 *PCI_MASK_STATUS - PCI interrupt Mask Status Register
 ***************************************************************************/
/* PCIE_INTR2 :: PCI_MASK_STATUS :: MSI_INTR07 [31:31] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR07_MASK            0x80000000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR07_SHIFT           31

/* PCIE_INTR2 :: PCI_MASK_STATUS :: MSI_INTR06 [30:30] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR06_MASK            0x40000000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR06_SHIFT           30

/* PCIE_INTR2 :: PCI_MASK_STATUS :: MSI_INTR05 [29:29] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR05_MASK            0x20000000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR05_SHIFT           29

/* PCIE_INTR2 :: PCI_MASK_STATUS :: MSI_INTR04 [28:28] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR04_MASK            0x10000000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR04_SHIFT           28

/* PCIE_INTR2 :: PCI_MASK_STATUS :: MSI_INTR03 [27:27] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR03_MASK            0x08000000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR03_SHIFT           27

/* PCIE_INTR2 :: PCI_MASK_STATUS :: MSI_INTR02 [26:26] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR02_MASK            0x04000000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR02_SHIFT           26

/* PCIE_INTR2 :: PCI_MASK_STATUS :: MSI_INTR01 [25:25] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR01_MASK            0x02000000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR01_SHIFT           25

/* PCIE_INTR2 :: PCI_MASK_STATUS :: MSI_INTR00 [24:24] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR00_MASK            0x01000000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_MSI_INTR00_SHIFT           24

/* PCIE_INTR2 :: PCI_MASK_STATUS :: UNASSIGNED_23 [23:23] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_23_MASK         0x00800000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_23_SHIFT        23

/* PCIE_INTR2 :: PCI_MASK_STATUS :: UNASSIGNED_22 [22:22] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_22_MASK         0x00400000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_22_SHIFT        22

/* PCIE_INTR2 :: PCI_MASK_STATUS :: UNASSIGNED_21 [21:21] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_21_MASK         0x00200000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_21_SHIFT        21

/* PCIE_INTR2 :: PCI_MASK_STATUS :: UNASSIGNED_20 [20:20] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_20_MASK         0x00100000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_20_SHIFT        20

/* PCIE_INTR2 :: PCI_MASK_STATUS :: UNASSIGNED_19 [19:19] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_19_MASK         0x00080000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_19_SHIFT        19

/* PCIE_INTR2 :: PCI_MASK_STATUS :: UNASSIGNED_18 [18:18] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_18_MASK         0x00040000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_18_SHIFT        18

/* PCIE_INTR2 :: PCI_MASK_STATUS :: UNASSIGNED_17 [17:17] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_17_MASK         0x00020000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_17_SHIFT        17

/* PCIE_INTR2 :: PCI_MASK_STATUS :: UNASSIGNED_16 [16:16] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_16_MASK         0x00010000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_16_SHIFT        16

/* PCIE_INTR2 :: PCI_MASK_STATUS :: PCIE_MSTR_FWD_ERR [15:15] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_PCIE_MSTR_FWD_ERR_MASK     0x00008000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_PCIE_MSTR_FWD_ERR_SHIFT    15

/* PCIE_INTR2 :: PCI_MASK_STATUS :: PCIE_MSTR_RETRY_TIMEOUT [14:14] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_PCIE_MSTR_RETRY_TIMEOUT_MASK 0x00004000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_PCIE_MSTR_RETRY_TIMEOUT_SHIFT 14

/* PCIE_INTR2 :: PCI_MASK_STATUS :: PCIE_MSTR_CA_ATTN [13:13] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_PCIE_MSTR_CA_ATTN_MASK     0x00002000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_PCIE_MSTR_CA_ATTN_SHIFT    13

/* PCIE_INTR2 :: PCI_MASK_STATUS :: PCIE_MSTR_UR_ATTN [12:12] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_PCIE_MSTR_UR_ATTN_MASK     0x00001000
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_PCIE_MSTR_UR_ATTN_SHIFT    12

/* PCIE_INTR2 :: PCI_MASK_STATUS :: UNASSIGNED_11 [11:11] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_11_MASK         0x00000800
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_11_SHIFT        11

/* PCIE_INTR2 :: PCI_MASK_STATUS :: UNASSIGNED_10 [10:10] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_10_MASK         0x00000400
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_UNASSIGNED_10_SHIFT        10

/* PCIE_INTR2 :: PCI_MASK_STATUS :: PCIE_TGT_BAD_ACCESS [09:09] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_PCIE_TGT_BAD_ACCESS_MASK   0x00000200
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_PCIE_TGT_BAD_ACCESS_SHIFT  9

/* PCIE_INTR2 :: PCI_MASK_STATUS :: PCIE_TGT_BAD_ADDRESS [08:08] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_PCIE_TGT_BAD_ADDRESS_MASK  0x00000100
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_PCIE_TGT_BAD_ADDRESS_SHIFT 8

/* PCIE_INTR2 :: PCI_MASK_STATUS :: L1_RX_DMA_ERR_INTR [07:07] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L1_RX_DMA_ERR_INTR_MASK    0x00000080
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L1_RX_DMA_ERR_INTR_SHIFT   7

/* PCIE_INTR2 :: PCI_MASK_STATUS :: L1_RX_DMA_DONE_INTR [06:06] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L1_RX_DMA_DONE_INTR_MASK   0x00000040
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L1_RX_DMA_DONE_INTR_SHIFT  6

/* PCIE_INTR2 :: PCI_MASK_STATUS :: L1_TX_DMA_ERR_INTR [05:05] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L1_TX_DMA_ERR_INTR_MASK    0x00000020
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L1_TX_DMA_ERR_INTR_SHIFT   5

/* PCIE_INTR2 :: PCI_MASK_STATUS :: L1_TX_DMA_DONE_INTR [04:04] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L1_TX_DMA_DONE_INTR_MASK   0x00000010
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L1_TX_DMA_DONE_INTR_SHIFT  4

/* PCIE_INTR2 :: PCI_MASK_STATUS :: L0_RX_DMA_ERR_INTR [03:03] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L0_RX_DMA_ERR_INTR_MASK    0x00000008
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L0_RX_DMA_ERR_INTR_SHIFT   3

/* PCIE_INTR2 :: PCI_MASK_STATUS :: L0_RX_DMA_DONE_INTR [02:02] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L0_RX_DMA_DONE_INTR_MASK   0x00000004
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L0_RX_DMA_DONE_INTR_SHIFT  2

/* PCIE_INTR2 :: PCI_MASK_STATUS :: L0_TX_DMA_ERR_INTR [01:01] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L0_TX_DMA_ERR_INTR_MASK    0x00000002
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L0_TX_DMA_ERR_INTR_SHIFT   1

/* PCIE_INTR2 :: PCI_MASK_STATUS :: L0_TX_DMA_DONE_INTR [00:00] */
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L0_TX_DMA_DONE_INTR_MASK   0x00000001
#define BCHP_PCIE_INTR2_PCI_MASK_STATUS_L0_TX_DMA_DONE_INTR_SHIFT  0

/***************************************************************************
 *PCI_MASK_SET - PCI interrupt Mask Set Register
 ***************************************************************************/
/* PCIE_INTR2 :: PCI_MASK_SET :: MSI_INTR07 [31:31] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR07_MASK               0x80000000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR07_SHIFT              31

/* PCIE_INTR2 :: PCI_MASK_SET :: MSI_INTR06 [30:30] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR06_MASK               0x40000000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR06_SHIFT              30

/* PCIE_INTR2 :: PCI_MASK_SET :: MSI_INTR05 [29:29] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR05_MASK               0x20000000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR05_SHIFT              29

/* PCIE_INTR2 :: PCI_MASK_SET :: MSI_INTR04 [28:28] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR04_MASK               0x10000000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR04_SHIFT              28

/* PCIE_INTR2 :: PCI_MASK_SET :: MSI_INTR03 [27:27] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR03_MASK               0x08000000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR03_SHIFT              27

/* PCIE_INTR2 :: PCI_MASK_SET :: MSI_INTR02 [26:26] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR02_MASK               0x04000000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR02_SHIFT              26

/* PCIE_INTR2 :: PCI_MASK_SET :: MSI_INTR01 [25:25] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR01_MASK               0x02000000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR01_SHIFT              25

/* PCIE_INTR2 :: PCI_MASK_SET :: MSI_INTR00 [24:24] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR00_MASK               0x01000000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_MSI_INTR00_SHIFT              24

/* PCIE_INTR2 :: PCI_MASK_SET :: UNASSIGNED_23 [23:23] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_23_MASK            0x00800000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_23_SHIFT           23

/* PCIE_INTR2 :: PCI_MASK_SET :: UNASSIGNED_22 [22:22] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_22_MASK            0x00400000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_22_SHIFT           22

/* PCIE_INTR2 :: PCI_MASK_SET :: UNASSIGNED_21 [21:21] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_21_MASK            0x00200000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_21_SHIFT           21

/* PCIE_INTR2 :: PCI_MASK_SET :: UNASSIGNED_20 [20:20] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_20_MASK            0x00100000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_20_SHIFT           20

/* PCIE_INTR2 :: PCI_MASK_SET :: UNASSIGNED_19 [19:19] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_19_MASK            0x00080000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_19_SHIFT           19

/* PCIE_INTR2 :: PCI_MASK_SET :: UNASSIGNED_18 [18:18] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_18_MASK            0x00040000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_18_SHIFT           18

/* PCIE_INTR2 :: PCI_MASK_SET :: UNASSIGNED_17 [17:17] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_17_MASK            0x00020000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_17_SHIFT           17

/* PCIE_INTR2 :: PCI_MASK_SET :: UNASSIGNED_16 [16:16] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_16_MASK            0x00010000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_16_SHIFT           16

/* PCIE_INTR2 :: PCI_MASK_SET :: PCIE_MSTR_FWD_ERR [15:15] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_PCIE_MSTR_FWD_ERR_MASK        0x00008000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_PCIE_MSTR_FWD_ERR_SHIFT       15

/* PCIE_INTR2 :: PCI_MASK_SET :: PCIE_MSTR_RETRY_TIMEOUT [14:14] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_PCIE_MSTR_RETRY_TIMEOUT_MASK  0x00004000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_PCIE_MSTR_RETRY_TIMEOUT_SHIFT 14

/* PCIE_INTR2 :: PCI_MASK_SET :: PCIE_MSTR_CA_ATTN [13:13] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_PCIE_MSTR_CA_ATTN_MASK        0x00002000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_PCIE_MSTR_CA_ATTN_SHIFT       13

/* PCIE_INTR2 :: PCI_MASK_SET :: PCIE_MSTR_UR_ATTN [12:12] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_PCIE_MSTR_UR_ATTN_MASK        0x00001000
#define BCHP_PCIE_INTR2_PCI_MASK_SET_PCIE_MSTR_UR_ATTN_SHIFT       12

/* PCIE_INTR2 :: PCI_MASK_SET :: UNASSIGNED_11 [11:11] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_11_MASK            0x00000800
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_11_SHIFT           11

/* PCIE_INTR2 :: PCI_MASK_SET :: UNASSIGNED_10 [10:10] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_10_MASK            0x00000400
#define BCHP_PCIE_INTR2_PCI_MASK_SET_UNASSIGNED_10_SHIFT           10

/* PCIE_INTR2 :: PCI_MASK_SET :: PCIE_TGT_BAD_ACCESS [09:09] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_PCIE_TGT_BAD_ACCESS_MASK      0x00000200
#define BCHP_PCIE_INTR2_PCI_MASK_SET_PCIE_TGT_BAD_ACCESS_SHIFT     9

/* PCIE_INTR2 :: PCI_MASK_SET :: PCIE_TGT_BAD_ADDRESS [08:08] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_PCIE_TGT_BAD_ADDRESS_MASK     0x00000100
#define BCHP_PCIE_INTR2_PCI_MASK_SET_PCIE_TGT_BAD_ADDRESS_SHIFT    8

/* PCIE_INTR2 :: PCI_MASK_SET :: L1_RX_DMA_ERR_INTR [07:07] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L1_RX_DMA_ERR_INTR_MASK       0x00000080
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L1_RX_DMA_ERR_INTR_SHIFT      7

/* PCIE_INTR2 :: PCI_MASK_SET :: L1_RX_DMA_DONE_INTR [06:06] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L1_RX_DMA_DONE_INTR_MASK      0x00000040
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L1_RX_DMA_DONE_INTR_SHIFT     6

/* PCIE_INTR2 :: PCI_MASK_SET :: L1_TX_DMA_ERR_INTR [05:05] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L1_TX_DMA_ERR_INTR_MASK       0x00000020
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L1_TX_DMA_ERR_INTR_SHIFT      5

/* PCIE_INTR2 :: PCI_MASK_SET :: L1_TX_DMA_DONE_INTR [04:04] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L1_TX_DMA_DONE_INTR_MASK      0x00000010
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L1_TX_DMA_DONE_INTR_SHIFT     4

/* PCIE_INTR2 :: PCI_MASK_SET :: L0_RX_DMA_ERR_INTR [03:03] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L0_RX_DMA_ERR_INTR_MASK       0x00000008
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L0_RX_DMA_ERR_INTR_SHIFT      3

/* PCIE_INTR2 :: PCI_MASK_SET :: L0_RX_DMA_DONE_INTR [02:02] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L0_RX_DMA_DONE_INTR_MASK      0x00000004
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L0_RX_DMA_DONE_INTR_SHIFT     2

/* PCIE_INTR2 :: PCI_MASK_SET :: L0_TX_DMA_ERR_INTR [01:01] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L0_TX_DMA_ERR_INTR_MASK       0x00000002
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L0_TX_DMA_ERR_INTR_SHIFT      1

/* PCIE_INTR2 :: PCI_MASK_SET :: L0_TX_DMA_DONE_INTR [00:00] */
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L0_TX_DMA_DONE_INTR_MASK      0x00000001
#define BCHP_PCIE_INTR2_PCI_MASK_SET_L0_TX_DMA_DONE_INTR_SHIFT     0

/***************************************************************************
 *PCI_MASK_CLEAR - PCI interrupt Mask Clear Register
 ***************************************************************************/
/* PCIE_INTR2 :: PCI_MASK_CLEAR :: MSI_INTR07 [31:31] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR07_MASK             0x80000000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR07_SHIFT            31

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: MSI_INTR06 [30:30] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR06_MASK             0x40000000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR06_SHIFT            30

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: MSI_INTR05 [29:29] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR05_MASK             0x20000000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR05_SHIFT            29

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: MSI_INTR04 [28:28] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR04_MASK             0x10000000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR04_SHIFT            28

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: MSI_INTR03 [27:27] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR03_MASK             0x08000000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR03_SHIFT            27

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: MSI_INTR02 [26:26] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR02_MASK             0x04000000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR02_SHIFT            26

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: MSI_INTR01 [25:25] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR01_MASK             0x02000000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR01_SHIFT            25

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: MSI_INTR00 [24:24] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR00_MASK             0x01000000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_MSI_INTR00_SHIFT            24

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: UNASSIGNED_23 [23:23] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_23_MASK          0x00800000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_23_SHIFT         23

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: UNASSIGNED_22 [22:22] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_22_MASK          0x00400000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_22_SHIFT         22

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: UNASSIGNED_21 [21:21] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_21_MASK          0x00200000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_21_SHIFT         21

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: UNASSIGNED_20 [20:20] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_20_MASK          0x00100000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_20_SHIFT         20

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: UNASSIGNED_19 [19:19] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_19_MASK          0x00080000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_19_SHIFT         19

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: UNASSIGNED_18 [18:18] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_18_MASK          0x00040000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_18_SHIFT         18

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: UNASSIGNED_17 [17:17] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_17_MASK          0x00020000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_17_SHIFT         17

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: UNASSIGNED_16 [16:16] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_16_MASK          0x00010000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_16_SHIFT         16

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: PCIE_MSTR_FWD_ERR [15:15] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_PCIE_MSTR_FWD_ERR_MASK      0x00008000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_PCIE_MSTR_FWD_ERR_SHIFT     15

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: PCIE_MSTR_RETRY_TIMEOUT [14:14] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_PCIE_MSTR_RETRY_TIMEOUT_MASK 0x00004000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_PCIE_MSTR_RETRY_TIMEOUT_SHIFT 14

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: PCIE_MSTR_CA_ATTN [13:13] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_PCIE_MSTR_CA_ATTN_MASK      0x00002000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_PCIE_MSTR_CA_ATTN_SHIFT     13

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: PCIE_MSTR_UR_ATTN [12:12] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_PCIE_MSTR_UR_ATTN_MASK      0x00001000
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_PCIE_MSTR_UR_ATTN_SHIFT     12

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: UNASSIGNED_11 [11:11] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_11_MASK          0x00000800
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_11_SHIFT         11

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: UNASSIGNED_10 [10:10] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_10_MASK          0x00000400
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_UNASSIGNED_10_SHIFT         10

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: PCIE_TGT_BAD_ACCESS [09:09] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_PCIE_TGT_BAD_ACCESS_MASK    0x00000200
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_PCIE_TGT_BAD_ACCESS_SHIFT   9

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: PCIE_TGT_BAD_ADDRESS [08:08] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_PCIE_TGT_BAD_ADDRESS_MASK   0x00000100
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_PCIE_TGT_BAD_ADDRESS_SHIFT  8

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: L1_RX_DMA_ERR_INTR [07:07] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L1_RX_DMA_ERR_INTR_MASK     0x00000080
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L1_RX_DMA_ERR_INTR_SHIFT    7

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: L1_RX_DMA_DONE_INTR [06:06] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L1_RX_DMA_DONE_INTR_MASK    0x00000040
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L1_RX_DMA_DONE_INTR_SHIFT   6

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: L1_TX_DMA_ERR_INTR [05:05] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L1_TX_DMA_ERR_INTR_MASK     0x00000020
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L1_TX_DMA_ERR_INTR_SHIFT    5

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: L1_TX_DMA_DONE_INTR [04:04] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L1_TX_DMA_DONE_INTR_MASK    0x00000010
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L1_TX_DMA_DONE_INTR_SHIFT   4

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: L0_RX_DMA_ERR_INTR [03:03] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L0_RX_DMA_ERR_INTR_MASK     0x00000008
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L0_RX_DMA_ERR_INTR_SHIFT    3

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: L0_RX_DMA_DONE_INTR [02:02] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L0_RX_DMA_DONE_INTR_MASK    0x00000004
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L0_RX_DMA_DONE_INTR_SHIFT   2

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: L0_TX_DMA_ERR_INTR [01:01] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L0_TX_DMA_ERR_INTR_MASK     0x00000002
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L0_TX_DMA_ERR_INTR_SHIFT    1

/* PCIE_INTR2 :: PCI_MASK_CLEAR :: L0_TX_DMA_DONE_INTR [00:00] */
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L0_TX_DMA_DONE_INTR_MASK    0x00000001
#define BCHP_PCIE_INTR2_PCI_MASK_CLEAR_L0_TX_DMA_DONE_INTR_SHIFT   0

#endif /* #ifndef BCHP_PCIE_INTR2_H__ */

/* End of File */